STA：虚拟时钟(virtual clock)与I/O延时约束

 

1.什么是虚拟时钟？

虚拟时钟（virtual clock）是存在但没有clock source(pin/port)定义的时钟，仅作为输入输出端口延时约束的参考时钟。定义方式如下例:

create_clock -name virtual_clock -period 10 -waveform {0 5} ；#虚拟时钟不需要[get_pins /get_ports]，不加waveform默认50% duty cycle。所以加不加-waveform {0 5}效果是一样的。

与虚拟时钟相关的端口约束为set_input_delay和set_output_delay。

2.IO端口约束

静态时序分析有四种时序路径，分别是：in2reg，reg2reg，reg2out和in2out，其中三种都与input或output port相关，而工具并不知道i