【从零开始学习 SystemVerilog】8.4、SystemVerilog 约束—— Array Randomization（数组随机化）

SystemVerilog随机化也适用于数组数据结构，如静态数组、动态数组和队列。必须使用rand或randc类型声明变量，以实现变量的随机化。

Static Arrays

静态数组的随机化是直接的，可以类似于任何其他类型的SystemVerilog变量进行。

class Packet;
  rand bit [3:0] 	s_array [7]; 	
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