Modeling

针对CMOS逻辑电路，在晶体管上的损耗主要由两部分组成:
$$P_{tot}=P_{static}+P_{dynamic}$$
$P_{dynamic}$: The power dissipated when the circuit is active.
$P_{static}$: The power disspated when the circuit is not switching.当没有发生电平跳变时，由于漏电流引起的损耗

> $P_{dynamic}$

这一部分主要由于开关动作过程导致能量消耗，其模型为
$$P_{sw}=0.5V_{DD}{f}_{clk}{C}_L{E}_{sw}$$
$V_{DD}$–电源供电电压
$fclk$–电路CLK频率
$C_L$–输出负载电感
$E_{sw}$–输出端口电平转换事件发生的概率

另一部分是$P_{SC}$。The short-circuit energy dissipation results due to a direct path current flowing from the power supply to the ground during the switching of a static CMOS gate.

> $P_{static}$

这一部分为$P_{leakage}$
$$P_{leakage}=I_L{V}_{dd}$$
$I_L$的主要成分为$I_{sub}$和$I_{gate}$如图Fig1所示。

Fig1 Transistor leakage current

Optimization Technology

Technology Scaling

（？？？？）

优化Dynamic Power

根据上面Dynamic dissipation的公式。$V_{dd}$, $f_{clk}$和$C_{Eff}$都是我们可以优化的对象

1. Supply voltage scaling：低电压会影响到电路的速度，$V_{dd}$与延迟$T_d$的关系为
   $$T_d=\frac{C_l{V}_{dd}}{K(\frac{W}{L})(V_{dd}-V_{th}{)}^2}$$

其中，
W，L–为场效应管的沟道尺寸参数
$V_{th}$–为场效应管最小使得source-drain 沟道导通的gate-source terminal两端电压
为了补偿由于供电电源带来的延迟，一方面我们可以用$V_{th}$进行补偿，由上面的关系可知$V_{th}$越小延迟就越小，与此同时$P_{leakage}$却会增大。当$V_{th}$小到一定程度时，$P_{leakage}$会成为能量消耗的大头，从而反倒是会导致总的能量消耗增大。

这个图vdd不知道什么意思 另一方面可以用pipeline和parallel的方式对电路整体架构进行重构而补偿由于Voltage scaling引起的延迟。

2. $C_{Eff}$ scaling
   在上面的Dynnamic power公式中
   $$C_{Eff}=E_{SW}{C}_L$$
   其中$C_L$是由负载确定的，所以一般来对于一个逻辑电路来说由$E_{SW}$来控制这一部分散耗。$E_{SW}$的大小由其开关动作决定如下式所示：
   $$E_{SW}=P(0)P(1)+P(1)P(0)$$
   即电路的输出端口状态$0\to 1$和$1\to 0$的发生概率。