前言

• 首先，感谢粉丝分享本文内容！
• 声明：个人觉得，学习期间，基本上都是知识的搬运，所以本博客所有内容都可以被大家引用！为了大家方便引用，博客内的图片都没有加博客的水印（除非不是自己的或者没看到）！
• 如果大家觉得自己基础知识薄弱，可以去 《牛客刷题》 和 《HDLbits》进行巩固练习；如果有不懂的题目还可以参考文章《牛客刷verilog》Part I Verilog快速入门 和 verilog练习：hdlbits网站系列完结！进行学习！

1.

1、(8分)【简答题】如下为一段verilog代码，请根据代码的描述，并结合已知的clk和rst_b的波形图，画出对应信号的波形图。(8分)

reg [1:0]cnt;
wire [1:0]cnt_nxt = cnt - 2'b1;
wire out_1 =  &cnt_nxt;
wire out_2 =  cnt_nxt[0+:1];
always@(posedge clk or negedge rst_b)begin
	if(~rst_n) cnt <= 2'h3;
	else cnt <= cnt_nxt;
end
1
2
3
4
5
6
7
8

2. 逻辑图化简

• 大概是((AB)' · (A'·B')' )'

3.

4.

5.

6.

7.

8.

9.

后记

• 欢迎转载做题！