hdlbits系列verilog解答（模块按名字）-22

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一、问题描述

此问题类似于模块。您将获得一个名为的 mod_a 模块，该模块按某种顺序具有 2 个输出和 4 个输入。您必须按名称将 6 个端口连接到顶级模块的端口：

module mod_a ( output out1, output out2, input in1, input in2, input in3, input in4);

二、verilog源码

module top_module (
input a,
input b,
input c,
input d,
output out1,
output out2
);

mod_a u1(.out1(out1), .out2(out2), .in1(a), .in2(b), .in3(c), .in4(d));
1

endmodule

三、仿真结果

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