• FPGA project ：dds

     

     

    1. module top (
    2.     input       wire            sys_clk     ,
    3.     input       wire            sys_rst_n   ,
    4.     input       wire    [3:0]   key         ,
    5.  
    6.     output      wire    [7:0]   dac_data    
    7.  
    8. );    // output      wire            dac_cl    ,
    9.       // assign dac_clk = ~sys_clk ;
    10.  
    11.     // 例化间连线
    12.     wire      [3:0]       wave_ctrl_w ;
    13.  
    14. key_ctrl key_ctrl_insert(
    15.     .sys_clk                    ( sys_clk     ) ,
    16.     .sys_rst_n                  ( sys_rst_n   ) ,
    17.     .key_in                     ( key         ) ,
    18.  
    19.     .wave_ctrl                  ( wave_ctrl_w )
    20. );
    21.  
    22. dds_ctrl dds_ctrl_insert(
    23.     .sys_clk                    ( sys_clk    ) ,
    24.     .sys_rst_n                  ( sys_rst_n  ) ,
    25.     .wave_ctrl                  ( wave_ctrl_w) ,
    26.  
    27.     .dac_data                   ( dac_data   )    
    28. );
    29. endmodule
    1. module dds_ctrl(
    2.     input       wire            sys_clk     ,
    3.     input       wire            sys_rst_n   ,
    4.     input       wire    [3:0]   wave_ctrl   ,
    5.  
    6.     output      wire    [7:0]   dac_data    
    7. );
    8.  
    9.     parameter   F_WARD = 20'd42949 ; 
    10.     parameter   P_WARD = 12'd1024  ; 
    11.     // reg signal
    12.     reg     [31:0]      fre_add      ; // 频率字累加
    13.     reg     [11:0]      rom_addr_reg ; // 相位字累加
    14.     reg     [13:0]      rom_addr     ; // 读 rom地址
    15.     wire    [13:0]      rom_addr_w   ; 
    16.     reg     [03:00]     wave_ctrl_reg;
    17.     assign              rom_addr_w = rom_addr ;
    18.     // [03:00]     wave_ctrl_reg    ;
    19.     always @(posedge sys_clk or negedge sys_rst_n) begin
    20.         if(~sys_rst_n) begin
    21.             wave_ctrl_reg <= 4'd0 ;
    22.         end else begin
    23.             wave_ctrl_reg <= wave_ctrl ;
    24.         end
    25.     end
    26.     // reg     [31:0]      fre_add      ; // 频率字累加
    27.     always @(posedge sys_clk or negedge sys_rst_n) begin
    28.         if(~sys_rst_n) begin
    29.             fre_add <= 32'd0 ;
    30.         end else begin
    31.             if(fre_add == 32'hFFFF_FFFF - 1'b1 || (wave_ctrl_reg != wave_ctrl)) begin
    32.                 fre_add <= 32'd0 ;
    33.             end else begin
    34.                 if(|wave_ctrl_reg == 1'b1) begin
    35.                     fre_add <= F_WARD + fre_add ; 
    36.                 end else begin
    37.                     fre_add <= 32'd0 ;
    38.                 end
    39.             end
    40.         end
    41.     end
    42.     // reg     [11:0]      rom_addr_reg ; // 相位字累加
    43.     always @(posedge sys_clk or negedge sys_rst_n) begin
    44.         if(~sys_rst_n) begin
    45.             rom_addr_reg <= 12'd0 ;
    46.         end else begin
    47.             if( rom_addr_reg == 12'hFFF) begin
    48.                 rom_addr_reg <= 12'd0 ;
    49.             end else begin
    50.                 rom_addr_reg <= P_WARD + fre_add[31:20] ; // 取fre_add 的高12位宽。
    51.             end
    52.         end
    53.     end
    54.     // reg     [13:0]      rom_addr     ; // 读 rom地址
    55.     always @(posedge sys_clk or negedge sys_rst_n) begin
    56.         if(~sys_rst_n) begin
    57.             rom_addr <= 14'd0 ;
    58.         end else begin
    59.             case (wave_ctrl)
    60.             4'b1000: rom_addr <= rom_addr_reg ;
    61.             4'b0100: rom_addr <= rom_addr_reg + 12'hFFF  + 1'b1;
    62.             4'b0010: rom_addr <= rom_addr_reg + 13'h1FFE + 1'b1;
    63.             4'b0001: rom_addr <= rom_addr_reg + 14'h2FFD + 1'b1;
    64.             default: rom_addr <= 14'd0 ;
    65.             endcase
    66.         end
    67.     end
    68.  
    69. rom_16384x8	rom_16384x8_inst (
    70. 	.address        ( rom_addr_w   ),
    71. 	.clock          ( sys_clk      ),
    72. 	.q              ( dac_data     )
    73. 	);
    74.  
    75. endmodule
    1. module key_ctrl(
    2.     input       wire                sys_clk     ,
    3.     input       wire                sys_rst_n   ,
    4.     input       wire    [3:0]       key_in      ,
    5.  
    6.     output      reg     [3:0]       wave_ctrl
    7. );
    8.     wire    [3:0]       key_out ;
    9.     // 例化
    10. key_filter    
    11. #(
    12.     .MAX_CNT_20MS ( 20'd999_999 )
    13. )
    14. key_filter_insert
    15. (
    16.     .sys_clk                    ( sys_clk   ) ,
    17.     .sys_rst_n                  ( sys_rst_n ) ,
    18.     .key_in                     ( key_in    ) ,
    20.     .key_out                    ( key_out   )  
    21. );
    23.     // output signal
    24.     // wave_ctrl
    25.     always @(posedge sys_clk or negedge sys_rst_n) begin
    26.         if(~sys_rst_n) begin
    27.             wave_ctrl <= 4'd0 ;
    28.         end else begin
    29.             case (key_out)
    30.             4'b1000 : wave_ctrl <= 4'b1000 ;
    31.             4'b0100 : wave_ctrl <= 4'b0100 ;
    32.             4'b0010 : wave_ctrl <= 4'b0010 ;
    33.             4'b0001 : wave_ctrl <= 4'b0001 ;
    34.             default : wave_ctrl <= wave_ctrl ;
    35.             endcase
    36.         end
    37.     end
    38. endmodule
    1. module key_filter
    2. #(
    3.     parameter MAX_CNT_20MS = 20'd999_999 
    4. )(
    5.     input           wire            sys_clk     ,
    6.     input           wire            sys_rst_n   ,
    7.     input           wire    [3:0]   key_in      ,
    9.     output          reg     [3:0]   key_out  
    10. );
    11.     // reg signal define
    12.     reg     [3:0]       key_r0  ;
    13.     reg     [3:0]       key_r1  ;
    14.     reg     [3:0]       key_r2  ;
    15.     reg                 nege    ;
    16.     reg                 pose    ;
    18.     reg     [19:00]     cnt_20ms     ;
    19.     reg                 add_cnt_flag ;
    20.     reg                 flag_20ms    ;
    22.     // key_r0 key_r1 key_r2
    23.     always @(posedge sys_clk or negedge sys_rst_n) begin
    24.         if(~sys_rst_n) begin
    25.             key_r0 <= 4'b1111 ;
    26.             key_r1 <= 4'b1111 ;
    27.             key_r2 <= 4'b1111 ;
    28.         end else begin
    29.             key_r0 <= key_in ;
    30.             key_r1 <= key_r0 ;
    31.             key_r2 <= key_r1 ;
    32.         end
    33.     end
    34.  
    35.     // nege
    36.     always @(posedge sys_clk or negedge sys_rst_n) begin
    37.         if(~sys_rst_n) begin
    38.             nege <= 1'b0 ;
    39.         end else begin
    40.             if(| (~key_r1 &  key_r2)) begin
    41.                 nege <= 1'b1 ;
    42.             end else begin
    43.                 nege <= 1'b0 ;
    44.             end
    45.         end
    46.     end
    47.     // pose
    48.     always @(posedge sys_clk or negedge sys_rst_n) begin
    49.         if(~sys_rst_n) begin
    50.             pose <= 1'b0 ;
    51.         end else begin
    52.             if(| ( key_r1 & ~key_r2)) begin
    53.                 pose <= 1'b1 ;
    54.             end else begin
    55.                 pose <= 1'b0 ;
    56.             end
    57.         end
    58.     end
    59.  
    60.     // add_cnt_flag
    61.     always @(posedge sys_clk or negedge sys_rst_n) begin
    62.         if(~sys_rst_n) begin
    63.             add_cnt_flag <= 1'b0 ;
    64.         end else begin
    65.             if(nege) begin
    66.                 add_cnt_flag <= 1'b1 ;
    67.             end else begin
    68.                 if(pose || cnt_20ms == MAX_CNT_20MS) begin
    69.                     add_cnt_flag <= 1'b0 ;
    70.                 end else begin
    71.                     add_cnt_flag <= add_cnt_flag ;
    72.                 end
    73.             end
    74.         end
    75.     end
    77.     // cnt_20ms 
    78.     always @(posedge sys_clk or negedge sys_rst_n) begin
    79.         if(~sys_rst_n) begin
    80.             cnt_20ms <= 20'd0 ;
    81.         end else begin
    82.             if(add_cnt_flag) begin
    83.                 if(cnt_20ms == MAX_CNT_20MS) begin
    84.                     cnt_20ms <= 20'd0 ;
    85.                 end else begin
    86.                     cnt_20ms <= cnt_20ms + 20'd1 ;
    87.                 end
    88.             end else begin
    89.                 cnt_20ms <= 20'd0 ;
    90.             end
    91.         end
    92.     end
    93.     // falg_20ms
    94.     always @(posedge sys_clk or negedge sys_rst_n) begin
    95.         if(~sys_rst_n) begin
    96.             flag_20ms <= 1'b0 ;
    97.         end else begin
    98.             if(cnt_20ms == MAX_CNT_20MS - 1'b1) begin
    99.                 flag_20ms <= 1'b1 ;
    100.             end else begin
    101.                 flag_20ms <= 1'b0 ;
    102.             end
    103.         end
    104.     end
    106.     // [3:0]key_out
    107.     always @(posedge sys_clk or negedge sys_rst_n) begin
    108.     // always @(*) begin // 这样的话 会综合成 数据选择器
    109.         if(~sys_rst_n) begin
    110.             key_out <= 4'b0000 ;
    111.         end else begin
    112.             if(flag_20ms) begin
    113.                 key_out <= ~key_r2 ;
    114.             end else begin
    115.                 key_out <= 4'b0000 ;
    116.             end
    117.         end
    118.     end
    119. endmodule
    1. `timescale 1ns/1ns
    2. module test_dds_ctrl();
    3.     reg             sys_clk     ;
    4.     reg             sys_rst_n   ;
    5.     reg     [3:0]   wave_ctrl   ;
    6.  
    7.     wire    [7:0]   adc_data    ;
    8.  
    9. // Instantiation
    10. dds_ctrl dds_insert_test(
    11.     .sys_clk        ( sys_clk   ) ,
    12.     .sys_rst_n      ( sys_rst_n ) ,
    13.     .wave_ctrl      ( wave_ctrl ) ,
    14.  
    15.     .adc_data       ( adc_data  )    
    16. );
    17.  
    18.     parameter CYCLE = 20 ;
    19.  
    20.     initial begin
    21.         sys_clk    = 1'b1 ;
    22.         sys_rst_n <= 1'b0 ;
    23.         wave_ctrl <= 4'b0000 ;
    24.         #( CYCLE * 10 )   ;
    25.         sys_rst_n <= 1'b1 ;
    26.         #( 210 )          ;
    27.         sys_rst_n <= 1'b0 ;
    28.         #( 10 )           ;
    29.         #( CYCLE * 10 )   ;
    30.         sys_rst_n <= 1'b1 ;
    31.         #( CYCLE * 50 )   ;
    32.         #( CYCLE * 100 )  ;
    33.         #( CYCLE * 20000 )
    34.  
    35.         wave_ctrl <= 4'b1000 ;
    36.         #( CYCLE * 12'hFFF  * 100 ) ;
    37.  
    38.         wave_ctrl <= 4'b0100 ;
    39.         #( CYCLE * 12'hFFF  * 100 ) ;
    40.  
    41.         wave_ctrl <= 4'b0010 ;
    42.         #( CYCLE * 12'hFFF  * 100 ) ;
    43.         
    44.         wave_ctrl <= 4'b0001 ;
    45.         #( CYCLE * 12'hFFF  * 100 ) ;
    46.  
    47.         #( CYCLE * 50 )   ;
    48.         #( CYCLE * 100 )  ;
    49.  
    50.         $stop             ;
    51.     end
    52.  
    53.     always #( CYCLE / 2 ) sys_clk = ~sys_clk ;
    54.  
    55. endmodule
    1. `timescale 1ns/1ns
    2. module test_key_ctrl();
    3.     reg                 sys_clk     ;
    4.     reg                 sys_rst_n   ;
    5.     reg     [3:0]       key_in      ;
    6.  
    7.     wire    [3:0]       wave_ctrl   ;
    8.  
    9.     defparam    key_ctrl_insert.key_filter_insert.MAX_CNT_20MS = 200 ;
    10. // Instantiation
    11. key_ctrl key_ctrl_insert(
    12.     .sys_clk            ( sys_clk   ) ,
    13.     .sys_rst_n          ( sys_rst_n ) ,
    14.     .key_in             ( key_in    ) ,
    15.  
    16.     .wave_ctrl          ( wave_ctrl )
    17. );
    18.     parameter CYCLE = 20 ;
    19.  
    20.     initial begin
    21.         sys_clk    = 1'b1 ;
    22.         sys_rst_n <= 1'b0 ;
    23.         key_in    <= 4'b1111 ;
    24.         #( CYCLE * 10 )   ;
    25.         sys_rst_n <= 1'b1 ;
    26.         #( 210 )          ;
    27.         sys_rst_n <= 1'b0 ;
    28.         #( 10 )           ;
    29.         #( CYCLE * 10 )   ;
    30.         sys_rst_n <= 1'b1 ;
    31.         #( CYCLE * 50 )   ;
    32.  
    33.         key_in    <= 4'b0111 ;
    34.         #( CYCLE * 700)       ;
    35.         key_in    <= 4'b1111 ;
    36.         #( CYCLE * 700 )      ;
    37.         #( CYCLE * 100 )     ;
    38.         
    39.         key_in    <= 4'b1011 ;
    40.         #( CYCLE * 700 )      ;
    41.         key_in    <= 4'b1111 ;
    42.         #( CYCLE * 700 )      ;
    43.         #( CYCLE * 100 )     ;
    44.  
    45.         key_in    <= 4'b0111 ;
    46.         #( CYCLE * 700 )      ;
    47.         key_in    <= 4'b1111 ;
    48.         #( CYCLE * 50 )      ;
    49.         #( CYCLE * 100 )     ;
    50.         
    51.         key_in    <= 4'b1101 ;
    52.         #( CYCLE * 700 )      ;
    53.         key_in    <= 4'b1111 ;
    54.         #( CYCLE * 700 )      ;
    55.         #( CYCLE * 100 )     ;
    56.  
    57.         key_in    <= 4'b1110 ;
    58.         #( CYCLE * 700 )      ;
    59.         key_in    <= 4'b1111 ;
    60.         #( CYCLE * 700 )      ;
    61.         #( CYCLE * 100 )     ;
    62.         $stop             ;
    63.     end
    64.  
    65.     always #( CYCLE / 2 ) sys_clk = ~sys_clk ;
    66.  
    67. endmodule
    1. `timescale 1ns/1ns
    2. module test_top();
    3.     reg              sys_clk     ;
    4.     reg              sys_rst_n   ;
    5.     reg      [3:0]   key         ;
    6.  
    7.     wire     [7:0]   dac_data    ;
    8.  
    9. // Instantiation
    10. top top_insert_test(
    11.     .sys_clk            ( sys_clk    ) ,
    12.     .sys_rst_n          ( sys_rst_n  ) ,
    13.     .key                ( key        ) ,
    14.  
    15.     .dac_data           ( dac_data )    
    16. );
    17.     defparam top_insert_test.key_ctrl_insert.key_filter_insert.MAX_CNT_20MS = 100 ;
    18.  
    19.     parameter CYCLE = 20 ;
    20.  
    21.     initial begin
    22.         sys_clk    = 1'b1 ;
    23.         sys_rst_n <= 1'b0 ;
    24.         key       <= 4'b1111 ;
    25.         #( CYCLE * 10 )   ;
    26.         sys_rst_n <= 1'b1 ;
    27.         #( 210 )          ;
    28.         sys_rst_n <= 1'b0 ;
    29.         #( 10 )           ;
    30.         #( CYCLE * 10 )   ;
    31.         sys_rst_n <= 1'b1 ;
    32.         #( CYCLE * 50 )   ;
    33.         #( CYCLE * 100 )  ;
    34.  
    35.         key <= 4'b0111    ;
    36.         #( CYCLE * 10000) ;
    37.         key <= 4'b1111    ;
    38.         #( CYCLE * 10000) ;
    39.         #( CYCLE * 12'hFFF  * 100 ) ;
    41.         key <= 4'b1011    ;
    42.         #( CYCLE * 10000) ;
    43.         key <= 4'b1111    ;
    44.         #( CYCLE * 10000) ;
    45.         #( CYCLE * 12'hFFF  * 100 ) ;
    46.  
    47.         key <= 4'b1101    ;
    48.         #( CYCLE * 10000) ;
    49.         key <= 4'b1111    ;
    50.         #( CYCLE * 10000) ;
    51.         #( CYCLE * 12'hFFF  * 100 ) ;
    52.         
    53.         key <= 4'b1110    ;
    54.         #( CYCLE * 10000) ;
    55.         key <= 4'b1111    ;
    56.         #( CYCLE * 10000) ;
    57.         #( CYCLE * 12'hFFF  * 100 ) ;
    58.  
    59.         key <= 4'b1110    ;
    60.         #( CYCLE * 10000) ;
    61.         key <= 4'b1111    ;
    62.         #( CYCLE * 10000) ;
    63.         #( CYCLE * 12'hFFF  * 100 ) ;
    65.         #( CYCLE * 50 )   ;
    66.         #( CYCLE * 100 )  ;
    68.         $stop             ;
    69.     end
    71.     always #( CYCLE / 2 ) sys_clk = ~sys_clk ;
    73. endmodule

     

     

     

     

     

     

     

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  • 原文地址：https://blog.csdn.net/Meng_long2022/article/details/132925448