HyperLynx（二十一）DDR（四）DDR3电气规范

1.Write leveling与fly-by结构
2.DDR3的电气规范

1.Write leveling与fly-by结构

在DDR3之前，DDR总线在多片DRAM 颗粒或者内存条中，控制、命令、地址和时钟信号都采用T形结构布线，如图所示：

T型结构

这样非常方便制时序，但由于在设计中会造成短桩线的存在，就会引起信号的反射，进而导致信号的有效时钟窗口变小。但是，随着DDR3 速率大大提升之后，如当速率为1600Mb/s时，一个单位时间间隔(UI)才是625ps，就需要使信号尽量不能出现任何信号完整性问题，**所以使用一个控制器与多片DDR3颗粒设计时，就会慎用T形结构设计，**一般会采用fly-by的结构，如图所示：

fly-by结构：

这样设计其短桩线可以尽量减小，从而减少信