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UVM agent 可以被认为是特定interface的验证组件工具包（package ），其中包括一个用于连接DUT的SystemVerilog interface以及一个组成整个agent 组件类的SystemVerilog package。

agent 类是一个容器类，包含driver、sequencer 和monitor。agent 类还具有一个analysis port，该端口连接到monitor上的analysis port。

我们使用一个APB总线agent 展示它是如何封装、配置、构建和连接的。APB agent 使用一个名为apb_if的接口（apb_if.sv）。agent 的各种类模板文件一起收集在一个SystemVerilog package中（apb_agent_pkg.sv）。

package apb_agent_pkg;
import uvm_pkg::*;
`include "uvm_macros.svh"
`include "apb_seq_item.svh"
`include "apb_agent_config.svh" 
`include "apb_driver.svh"
`include "apb_coverage_monitor.svh"
`include "apb_monitor.svh"
`include "apb_sequencer.svh"
`include "apb_agent.svh"
`include "apb_seq.svh"
endpackage: apb_agent_pkg
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agent 有一个配置对象，可用于定义：

1. agent的拓扑接口。

UVM agent中有一个类型为UVM_ACTIVE_PASSIVE_e的变量，UVM_ACTIVE会构建sequencer 和driver，UVM_PASSIVE则不会。此参数默认情况下为UVM_ACTIVE，当然也可以不去使用。

2. virtual interface句柄

配置对象还会包含一个driver 和monitor需要使用的 virtual interface句柄。配置对象在Testcase中构造和配置，并将virtual interface赋值给agent中的virtual interface。

3. 子组件的行为

配置对象还可以包含影响agent 的行为的其他变量。例如，在apb agent的配置对象中，有一些变量可以设置哪些内存地址是有效的。

class apb_agent_config extends uvm_object;
`uvm_object_utils(apb_agent_config)virtual apb_if APB; 
uvm_active_passive_enum active = UVM_ACTIVE
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