【从零开始学习 SystemVerilog】11.3、SystemVerilog 断言—— Concurrent Assertions（并发断言）

并发断言描述了跨越仿真时间的行为，并且仅在时钟滴答声出现时进行评估。

SystemVerilog并发断言语句可以在与其他语句并行运行的模块（module）、接口（interface）或程序块（program）中指定。以下是并发断言的属性：

• 基于采样变量中的值，在时钟边缘评估测试表达式
• 变量的采样在预设区域中进行，表达式的评估在仿真调度器的观察区域（observed region）中进行。
• 它可以放在过程（procedural）、模块（module）、接口（interface）或程序块（program）中
• 它可以用于动态和形式验证技术

Example #1

两个信号a和b在时钟的正边缘被声明和驱动，具有一些随机值，以说明并发断言如何工作。断言是由assert语句在定义时钟事件信号之间关系的立即属性（property）上编写的

在该示例中，对于整个模拟（仿真）&