【从零开始学习 SystemVerilog】11.4、SystemVerilog 断言—— $rose, $fell, $stable

序列（sequence）是SystemVerilog断言中的一个简单构建块，可以表示某些表达式，以帮助创建更复杂的属性。

Simple Sequence

module tb;
  	bit a;
  	bit clk;

	// This sequence states that a should be high on every posedge clk
  	sequence s_a;
      @(posedge clk) a;
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