【从零开始学习 SystemVerilog】8.10、SystemVerilog 约束—— Static Constraints（静态约束）

【从零开始学习 SystemVerilog】8.10、SystemVerilog 约束—— Static Constraints（静态约束）
就像类中的静态变量一样，约束可以声明为static的。静态约束在所有类实例之间共享。

仅当使用constraint_mode（）方法打开和关闭约束时，约束才受静态关键字的影响。

当使用此方法关闭非静态约束时，该约束在调用该方法的类的特定实例中被关闭。但是，当使用此方法关闭和打开静态约束时，该类的所有实例中的约束都会关闭和打开。

通过在其定义中包含static关键字，可以将约束块声明为static。
文章目录
- 语法
  
  Non-static Constraints
  
  Static Constraints
  
  Turn off non-static constraint
  
  Turn off static constraint
语法
```
class [class_name]
```
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原文地址：https://blog.csdn.net/claylovetoo/article/details/126811490

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