【从零开始学习 SystemVerilog】6.6、SystemVerilog 接口—— Clocking Blocks（下） - 码农知识堂 - 文章详情页

【从零开始学习 SystemVerilog】6.6、SystemVerilog 接口—— Clocking Blocks（下）
时钟块允许在指定的时钟事件对输入进行采样并驱动输出。如果针对时钟块提到输入skew，则该块内的所有输入信号将在时钟事件之前以偏斜时间单位进行采样。如果针对时钟块提到输出skew，则该块中的所有输出信号将在相应时钟事件之后以偏斜时间单位驱动。
文章目录
- 什么是输入和输出skew？
  
  Example
  
  Output skew
  
  Input skew
什么是输入和输出skew？

skew被指定为常量表达式或参数。如果只使用了一个数字，则偏差将被解释为遵循给定范围内的活动时间刻度。
```
clocking cb @(clk);
    input  #1ps req;
    output #2 	gnt1
2
```
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原文地址：https://blog.csdn.net/claylovetoo/article/details/126806057