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【从零开始学习 SystemVerilog】3.1.1、SystemVerilog 控制流—— while 和 do-while 循环
while和do-while都是循环构造，只要给定条件为true，它们就执行给定的语句集。

while循环首先检查条件是否为true，如果为true则执行语句。如果条件为false，则循环就在这里结束。

do-while循环首先执行语句一次，然后检查条件是否为true。如果条件为true，则执行该组语句，直到条件为false。如果条件为false，循环就在这里结束。

因此，两者之间的区别在于，do-while循环至少执行一次语句集。
文章目录
- 语法
  
  Example #1 - while loop
  
  Example #2
  
  Example #3 - do while loop
  
  Example #4 - do while loop
语法
```
while (<condition>
```
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