什么是Verilog

    verilog HDL 是目前设计界通常采用的一种硬件描述语言，被广泛应用于数字ASIC和可编程逻辑器件的设计开发工作。Verilog HDL按照一定的规则和风格代码编写代码，可以从系统集、电路集、门级到开关级等抽象层次，进行数组电路系统的建模、设计和验证工作。被建模的数字系统对象可以简单到一个门机电路，也可以复杂到一个完整的数字电子系统。 

    verilog的基本单元是模块（module），module代表一个基本的功能模块，用于描述某个设计的功能或者结构，以及与其他模块通信的外部端口。

    每个模块代表一个具有特定功能的电路，大型设计往往是由一个个模块构成的，模块可大可小，大到一个复杂微处理器系统，小到一个基本的晶体管，都可以作为一个模块来设计。一个电路设计可由多个模块组合而成，因此一个模块的设计只是一个系统设计的某个层次的设计。模块的调用对应的是数字电路中某个功能的调用，一个复杂的数字电路是由多个模块构成的，体现在Verilog HDL上是模块之间的调用。

    module的结构如下：

    module以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分前面，endmodule语句必须为模块的最后一条语句。端口是模块与外部环境交互的通道。模块内部的五个组成部分：变量声明、数据流语句、低层模块实例、行为语句块以及任务和函数。

    端口有三种：输入端Inport、输出端OutPort、双向端InOutPort；

    数据类型：wire、reg、memory、parameter等，用来声明模块中所用到的内部信号、调用模块的声明语句和功能定义语句，一般来说，module的input缺省定义为wire类型；output信号可以是wire类型，也可以是reg类型（条件是在always或者initial语句块中被赋值）；

    parameter：一般用来定义一些参数；

    举个例子：Mux2to1相当于一个选择器

    Mux2to1有三个输入，分别是a、b、sel。c为modeule的输出：

    对应的verilog代码为：

module (a,b,sel); 
input a,b,sel; 
output c; 
// 设计MUX2to1的方法 
endmodule 

    对于MUX2to1的设计方法有好几种，我们在下一章节将会讲到。