SOC TOP集成工作主要在于清晰的模块划分和子模块间的连线关系,适当了解子模块界面信号作用有助于提升对于TOP的理解,以及有可能出现的challenge.

除此之外,TOP集成在coding上的工作可以借助脚本实现,较为先进的IP拥有IP-XACT相关文件，使用Magillem等软件即可方便的进行集成工作,但是目前使用最多的还是简单的脚本,本文以一次TOP集成经验为例,简单记录一下使用的脚本.

1.ins.py 

自动例化verilog模块的脚本(第二版） (qq.com)

使用该脚本可以轻易的将所有子模块例化至TOP中,随后根据设计框图,将输入输出的信号加上input/output,将子模块间的连线进行连接.感谢该作者苏化对疑难问题提供大力帮助.

2.automatic

automatic for Verilog & RtlTree - Automatic generator for Verilog HDL (upgraded) & RtlTree : vim online该脚本拥有非常丰富的RTL coding相关功能,其提供的VIM环境直接可以全部导入.vim目录中,根据需要,我只需要使用其自动例化端口AotuArg功能,该功能可以自动将当前文本中所有input/ouput抓取并以verilog 1995标准写在文件头.

上述两个脚本完美闭环,完成后的TOP文件可以和别的TOP文件继续使用上述方法,进行套娃,最终完成TOP集成工作.

3.sort

使用上述方法产生的TOP,存在两个问题

1. 文件头使用verilog1995规范,不符合某些rls标准,需要改成2001规范
2. 可能会出现先使用某根信号线,后wire定义的情况,导致仿真出差

为解决该问题,需要使用第三个脚本sort.csh

cp  $1 $2
 
echo "//--localpram" > temp
grep ^localparam $2 >> temp
echo "//--port" >> temp
grep -e ^input -e ^output $2 >> temp
echo "//--wire" >> temp
grep ^wire $2 >> temp
echo  >> temp
 
sed -i "/^localparam/d" $2
sed -i "/^input/d"      $2
sed -i "/^output/d"     $2
sed -i "/^wire/d"       $2
 
sed -i "/AUTOSORT/r temp" $2
 
rm -rf temp             

该脚本将TOP文件中所有localparam/input/output/wire按顺序放在文件最前面,即可解决b问题,至于a问题,直接简单手动cp即可解决,在cp过程中顺便给port口加上注释,便于理解.

在TOP例化coding之前,一定要将模块规划图画好,甚至每一根信号线都要清楚来龙去脉,需要和各个子模块的owner以及Project Leader进行设计思路方面的沟通和理解.这才是SOC TOP集成工作的重点所在,至于coding工作,使用脚本,简单耗费一天时间仿真通过即可完成.