硅芯思见：【145】问芯吾跬（IC设计验证常见问题汇总三）

【丑话在前】本文分享整理的一些IC设计验证的一些常见问题，希望对于需要的朋友有用，后续还会更新。当然更希望有识之士可以留言分享对于其中问题的见解，为其他入门阅读本文的朋友广开思路，教学相长，互相学习。

Q101.new()和new[]的区别

Q102.solve...before如何使用

Q103.mailbox和队列的异同

Q104.什么是静态变量

Q105.什么是生命周期

Q106.交叉覆盖率的优点

Q107.pass_by_value和pass_by_ref区别

Q108.$display和$write区别

Q109.同一个作用范围内使用枚举类型需要注意什么

Q110.敏感信号列表信号缺失会如何

Q111.covergroup在类中使用和类外分别如何使用

Q112.简述回调机制

Q113.三段式状态机是哪三段（状态转移、组合逻辑描述状态转移规律、电路输出）

Q114.什么是虚接口，为什么要使用虚接口

Q115.Verilog中for能不能综合

Q116.举例常见的单bit同步机制

Q117.举例常见的多bit同步机制

Q118.SystemVerilog中##n表示什么

Q119.UVM指的是什么？具有哪些特点，为什么要使用UVM？

Q120.简介工厂机制（factory）

Q121.简介事务级建模

Q122.uvm_component和uvm_object的区别

Q123.UVM中run_phase和main_phase的区别

Q124.为什么要使用phase机制

Q125.m_sequencer和p_sequencer区别

Q126.top-down phase、bottom-up phase有哪些

Q127.为什么build_phase是top-down phase，connect_phase是bottom-up phase

Q128.$size用于packed array和unpacked array分别得到的什么

Q129.class和struct的异同

Q130.class和module的异同

Q131.对象创建的初始化顺序

Q132.子类和父类中是否可以定义相同名称的成员变量和方法（非虚方法）

Q133.为什么需要随机

Q134.线程间通信控制共享资源的原因是什么

Q135.uvm_transaction和uvm_seq_item的关系

Q136.p_sequencer是什么？

Q137.m_sequencer是什么？

Q138.new()和create有什么区别

Q139.如何启动sequence

Q140.copy和clone的区别

Q141.Agent中的Active mode和Passive mode区别

Q412.在UVM的工厂机制中，为什么要使用注册机制

Q143.简述UVM的工厂机制

Q144.UVM中的RAL什么，可以用来干什么？

Q145.简述系统级、子系统级和模块级验证

Q146.IP和VIP分别指的是什么

Q147.set_config_*和uvm_config_db区别

Q148.$stop、$finish和final如何使用

Q149.简述virtual sequence和virtual sequencer作用

Q150.简述code review的重要性

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