FPGA入门学习（一) - 第一个FPGA工程

Verilog代码书写及相关语法

test.v

// 模块名和文件名一致
module test(       
		input				port_a				, // 只有wire，没有reg，默认wire
		input				port_b				, 
		input				port_c				, 
		output	wire		port_d				, // 默认wire（导线），也有reg（寄存器）   
		output	wire		port_e				,
		output	wire		port_f				，
		output	wire		port_g				，
		output	wire		port_h				
);                 

// assign ：对wire型进行赋值
// always ：对reg 型进行赋值

assign port_d	=		port_a & port_b;	// 按位与
assign port_e	=		port_a | port_c;    // 按位或
assign port_f	=		~port_a;            // 按位非
assign port_g	=		port_b ^ port_c;    // 异或
assign port_h	=		port_a ^~ port_c;   // 同或

endmodule
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tb_test.v

 // `timescale		1ns/1ps			// 时间单位 / 时间精度（类似于刻度尺，单位cm，精度ms）
 `timescale		1ns / 1ns           // 时间精度也可以等于时间单位
 
 module tb_test;                    // 测试模块没有输入输出端口
 
 // 信号源的三根线
 reg			test_a;
 reg 			test_b;
 reg 			test_c;
 // 接示波器的五根线
 wire			rslt_d;
 wire			rslt_e;
 wire			rslt_f;
 wire			rslt_g;
 wire			rslt_h;
 
 // initial 赋值的信号，必须定义成reg型
 initial begin
		test_a	=			1;  	// 在0时刻赋初值
		test_b	=			0;  	
		test_c	=			1;	
		#5							// 延时5ns
		test_a	=			0;  	
		test_b	=			1;  	
		test_c	=			1;			
		#5							
		test_a	=			0;  	
		test_b	=			0;  	
		test_c	=			0;	
 end
 
 // 模块例化（类似于函数调用）
 test			test_inst(       
		.port_a					(test_a), 
		.port_b					(test_b), 
		.port_c					(test_c), 
		.port_d					(rslt_d),   
		.port_e					(rslt_e),
		.port_f					(rslt_f)，
		.port_g					(rslt_g)，
		.port_h					(rslt_h)
); 
 
 endmodule
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