What is Clock Tree Synthsis?

时钟树z综合（CTS）是沿ASIC设计的时钟路径插入buffers/inverters的过程，以平衡时钟延迟到所有时钟输入。因此，为了平衡skew并最小化插入延迟CTS。
如下图1所示，在CTS之前，所有时钟引脚均由单个时钟源驱动。在这里，我们正在讨论CTS概述。 CTS之前和CTS之后的清单是什么？ CTS的输入和输出是什么？ CTS如何影响设计。

Checklist before CTS:

Placement – Completed
power ground nets – Prerouted
Estimated Congestion（拥塞 ）– acceptable
Estimated Timing – acceptable (~ 0 ns slack)
Estimated Max Tran/Cap – No violations
High Fanout Nets

Inputs required for CTS:

Detailed Placement Database
Target for latency and skew if specified
Buffers or Inverters for building the clock tree
Clock Tree DRC (Max Tran, Max Cap, Max fa