0. 前言

之前的十道题是Verilog的基础语法，我觉得必须掌握，但是到了第二部分这个组合逻辑这些题突然有点小恶心，所以说这块的题我就选择性的做了，我会做什么样的题呢？

里边涉及到重要的知识点的题我还会拿出来分享的。

0.1 知识点

0.1.1 关于case、casex、casez的区别

首先看一下case、casex、casez对应的真值表

0.1.2 说明：

1. 在case语句中，敏感表达式中与各项值之间的比较是一种全等比较，每一位都相同才认为匹配。

2. 在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。

3. 在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较双方有一方的某些位的值是z或x，那么这些位的比较就不予考虑。

0.1.3 注意事项

1. 一般经常使用到的是casez语句，最好少用casex
2. case/casez/casex其实都是可综合的
3. 在电路中，可以用？来表示无关值的z
4. case的描述，匹配都是从上到下进行的

1. VL13 优先编码器电路①

刷题地址，传送门

1.1 题目描述

下表是某优先编码器的真值表。
①请用Verilog实现此优先编码器

1.1.1 信号示意图

无

1.1.2 波形示意图

无

1.1.3 输入描述

input [8:0] I_n

1.1.4 输出描述

output reg [3:0] Y_n

1.2 解题思路

通过题目给出的真值表，依次写出对应的输入输出即可（注意高低位）。

1.3 代码实现

`timescale 1ns/1ns

module encoder_0(
   input      [8:0]         I_n   ,
   
   output reg [3:0]         Y_n   
);

    always @(*)begin
       casez(I_n)
          9'b111111111 : Y_n = 4'b1111;
          9'b0zzzzzzzz : Y_n = 4'b0110;
          9'b10zzzzzzz : Y_n = 4'b0111;
          9'b110zzzzzz : Y_n = 4'b1000;
          9'b1110zzzzz : Y_n = 4'b1001;
          9'b11110zzzz : Y_n = 4'b1010;
          9'b111110zzz : Y_n = 4'b1011;
          9'b1111110zz : Y_n = 4'b1100;
          9'b11111110z : Y_n = 4'b1101;
          9'b111111110 : Y_n = 4'b1110;
          default      : Y_n = 4'b1111;
       endcase    
    end 
endmodule
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1.4 测试文件

待更。。。

1.5 仿真波形

待更。。。

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