• FPGA面试题

    入门篇1~24题

    VL1 四选一多路器

    解法一 三目运算符

    使用assign连续赋值语句 + 三目运算符 ? :

    1. `timescale 1ns/1ns
    2.  
    3. module mux4_1(
    4. input [1:0]d1,d2,d3,d0,
    5. input [1:0]sel,
    6. output [1:0]mux_out
    7. );
    8. //*************code***********//
    9.    
    10. assign mux_out = (sel == 2'b00) ? d3 : ((sel == 2'b01) ? d2 : (sel == 2'b10) ? d1 : d0);
    11.  
    12. //*************code***********//
    13. endmodule

    解法二 case语句

    使用always过程赋值语句 + case语句

    1. `timescale 1ns/1ns
    2.  
    3. module mux4_1(
    4. input [1:0]d1,d2,d3,d0,
    5. input [1:0]sel,
    6. output [1:0]mux_out
    7. );
    8. //*************code***********//
    9.  
    10. reg [1:0] mux_out_reg;
    11. always @ (*)
    12. begin
    13.     case(sel)
    14.         2'b00:mux_out_reg = d3;
    15.         2'b01:mux_out_reg = d2;
    16.         2'b10:mux_out_reg = d1;
    17.         2'b11:mux_out_reg = d0;
    18.         default : mux_out_reg = d0;
    19.     endcase
    20. end 
    21.     
    22. assign mux_out = mux_out_reg;
    23.  
    24. //*************code***********//
    25. endmodule

    相关扩展

    题解 | Verilog刷题解析及对应笔试面试注意点【1-5】（涉及复位、有符号数问题等）

    VL2 异步复位的串联T触发器

    注意 T 触发器的概念，来 1 翻转，来 0 保持。
    注意理解同步复位和异步复位。联发科数字IC简答题（9）——异步复位同步释放问题

    1. `timescale 1ns/1ns
    2.  
    3. module Tff_2 (
    4.   input wire data, clk, rst,
    5.   output reg q  
    6. );
    7.     
    8. // 1. 复位
    9. //2. T触发器，D触发器
    10. //*************code***********//
    11. reg q1;
    12. always @ (posedge clk or negedge rst)
    13. begin
    14.     if(!rst) begin
    15.         q1 <= 1'b0;
    16.     end 
    17.     else begin
    18.         if( data )
    19.             q1 <= ~q1;
    20.         else 
    21.             q1 <= q1;
    22.     end 
    23. end 
    24.  
    25. always @ (posedge clk or negedge rst)
    26. begin
    27.     if(!rst) begin
    28.         q <= 1'b0;
    29.     end 
    30.     else begin
    31.         if( q1 )
    32.             q <= ~q;
    33.         else 
    34.             q <= q;
    35.     end 
    36. end 
    37.  
    38. //*************code***********//
    39. endmodule

    VL3 奇偶校验（实际上应该是奇偶检测）

    实际上这里做的是奇偶检测，如果是奇数个 1 则结果为 1，使用单目运算符 ^ 即可。

    1. `timescale 1ns/1ns
    2.  
    3. module odd_sel(
    4.   input [31:0] bus,
    5.   input sel,
    6.   output check
    7. );
    8. //*************code***********//
    9. wire check_tmp;
    10.     
    11. // 单目运算符
    12. assign check_tmp = ^bus;
    13. //  assign check = (sel == 1'b1) ? check_tmp : ~check_tmp;
    14.     
    15. reg check_reg;
    16. always @ (*) begin
    17.     if(sel) begin
    18.         check_reg = check_tmp;
    19.     end
    20.     else begin
    21.         check_reg = ~check_tmp;
    22.     end 
    23. end 
    24.  
    25. assign check = check_reg;
    26.  
    27. //*************code***********//
    28. endmodule

    VL4 移位运算与乘法

    FSM 有限状态机思想，计数值就是状态。 注意在第一次获得数据的时候进行暂存。

    1. `timescale 1ns/1ns
    2.  
    3. module multi_sel(
    4.   input [7:0]d ,
    5.   input clk,
    6.   input rst,
    7.   output reg input_grant,
    8.   output reg [10:0]out
    9. );
    10. //*************code***********//
    11. reg [1:0] count;    // 0 1 2 3
    12. always @ (posedge clk or negedge rst)
    13. begin
    14.     if(~rst) begin
    15.         count <= 2'b0;
    16.     end 
    17.     else begin
    18.         count <= count + 1'b1;
    19.     end 
    20. end 
    21.  
    22. // FSM 有限状态机思想，计数值就是状态
    23. reg [7:0] d_reg;
    24. always @ (posedge clk or negedge rst)
    25. begin
    26.     if(~rst) begin
    27.         out <= 11'b0;
    28.         input_grant <= 1'b0;
    29.         d_reg <= 8'b0;
    30.     end 
    31.     else begin
    32.         case( count ) 
    33.             2'b00 : begin
    34.                 out <= d;
    35.                 d_reg <= d;
    36.                 input_grant <= 1'b1;
    37.             end 
    38.             2'b01 : begin
    39.                 out <= d_reg + {d_reg, 1'b0};    // *1 + *2
    40.                 input_grant <= 1'b0;
    41.             end 
    42.             2'b10 : begin
    43.                 out <= d_reg + {d_reg, 1'b0} + {d_reg, 2'b0};
    44.                 input_grant <= 1'b0;
    45.             end 
    46.             2'b11 : begin 
    47.                 out <= {d_reg, 3'b0};
    48.                 input_grant <= 1'b0;
    49.             end 
    50.             default : begin 
    51.                 out <= d;
    52.                 input_grant <= 1'b0;
    53.             end 
    54.         endcase
    55.     end 
    56. end 
    57. //*************code***********//
    58. endmodule

    VL5 位拆分与运算

    1. `timescale 1ns/1ns
    2.  
    3. module data_cal(
    4.   input clk,
    5.   input rst,
    6.   input [15:0]d,
    7.   input [1:0]sel,
    8.   output [4:0]out, // wire
    9.   output validout // wire
    10. );
    11. //*************code***********//
    12. reg [15:0] d_reg;
    13. wire [3:0] d0;
    14. wire [3:0] d1;
    15. wire [3:0] d2;
    16. wire [3:0] d3;
    17. assign d0 = d_reg[3:0];
    18. assign d1 = d_reg[7:4];
    19. assign d2 = d_reg[11:8];
    20. assign d3 = d_reg[15:12];
    21.  
    22. reg [4:0] out_reg;
    23. reg validout_reg;
    24. always @ (posedge clk or negedge rst)
    25.     begin
    26.         if( ~rst ) begin
    27.             out_reg <= 5'b0;
    28.             validout_reg <= 1'b0;
    29.             d_reg <= 16'b0;
    30.         end 
    31.         else begin
    32.             case( sel ) 
    33.                 2'b00 : begin
    34.                     d_reg <= d;
    35.                     out_reg <= 5'b0;
    36.                     validout_reg <= 1'b0;    
    37.                 end 
    38.                 2'b01 : begin
    39.                     d_reg <= d_reg;
    40.                     out_reg <= d_reg[3:0] + d_reg[7:4];// d0 + d1;
    41.                     validout_reg <= 1'b1;    
    42.                 end 
    43.                  2'b10 : begin
    44.                      d_reg <= d_reg;
    45.                     out_reg <= d0 + d2;
    46.                     validout_reg <= 1'b1;    
    47.                 end 
    48.                  2'b11 : begin
    49.                      d_reg <= d_reg;
    50.                     out_reg <= d0 + d3;
    51.                     validout_reg <= 1'b1;    
    52.                 end 
    53.                 default : begin
    54.                     out_reg <= 5'b0;
    55.                     validout_reg <= 1'b0;  
    56.                 end 
    57.             endcase
    58.         end 
    59.     end
    60.  
    61. assign out = out_reg;
    62. assign validout = validout_reg;
    63.  
    64. //*************code***********//
    65. endmodule

    VL6 多功能数据处理器

    题解 | Verilog刷题解析及对应笔试面试注意点【6-9】（涉及==和===、for展开问题等）

    1. `timescale 1ns/1ns
    2.  
    3. module data_select(
    4.  input clk,
    5.  input rst_n,
    6.  input signed[7:0]a,
    7.  input signed[7:0]b,
    8.  input [1:0]select,
    9.  output reg signed [8:0]c
    10. );
    11.     
    12. always @ (posedge clk or negedge rst_n)
    13. begin
    14.     if( ~rst_n ) begin
    15.         c <= 9'b0;
    16.     end 
    17.     else begin
    18.         case ( select )
    19.             2'b00 : begin
    20.                 c <= {a[7], a};
    21.             end 
    22.             2'b01 : begin
    23.                 c <= {b[7], b};
    24.             end 
    25.             2'b10 : begin
    26.                 c <= {a[7], a} + {b[7], b};
    27.             end 
    28.             2'b11 : begin
    29.                 c <= {a[7], a} - {b[7], b};
    30.             end 
    31.             default : begin
    32.                 c <= 9'b0;
    33.             end 
    34.         endcase
    35.     end 
    36. end     
    37.  
    38. endmodule

    VL7 求两个数的差值

    1. `timescale 1ns/1ns
    2.  
    3. module data_minus(
    4.  input clk,
    5.  input rst_n,
    6.  input [7:0]a,
    7.  input [7:0]b,
    8.  output  reg [8:0]c
    9. );
    10.     
    11. always @ (posedge clk or negedge rst_n)
    12. begin
    13.     if( ~rst_n ) begin
    14.         c <= 8'b0;
    15.     end 
    16.     else begin
    17.         if( a > b ) begin
    18.             c <= a - b;
    19.         end 
    20.         else begin
    21.             c <= b - a;
    22.         end 
    23.     end 
    24. end    
    25.     
    26. endmodule

    VL8 使用generate...for语句简化代码

    分别给出generate...for和for的代码，可以对比不同点。

    使用generate...for

    1. `timescale 1ns/1ns
    2.  
    3. module gen_for_module( 
    4.     input [7:0] data_in,
    5.     output [7:0] data_out
    6. );
    7.  
    8. // 1. 必须使用 genvar 声明循环变量
    9. // begin后面必须起个名字
    10. genvar ii;
    11. generate for(ii = 0; ii < 8; ii = ii+1) 
    12.     begin : aaa_i
    13.         assign data_out[ii] = data_in[7-ii];
    14.     end
    15. endgenerate
    16.  
    17. endmodule

    使用for

    1. `timescale 1ns/1ns
    2.  
    3. module gen_for_module( 
    4.     input [7:0] data_in,
    5.     output [7:0] data_out
    6. );
    7.     
    8. // 2. for
    9. integer i;
    10. reg [7:0] dout_reg;
    11. always @ (*) begin
    12.     for(i = 0; i < 8; i = i+1) begin 
    13.         dout_reg[i] = data_in[7-i];
    14.     end 
    15. end 
    16.  
    17. assign data_out = dout_reg;
    18. endmodule

    VL9 使用子模块实现三输入数的大小比较

    解法一 使用时序逻辑子模块

    需要调用3个模块，这里很多同学可能疑惑为什么用3个而不是2个。

    第一个模块：比较 T 时刻的 a 和 b，T+1 时刻出来 tmp1； 第二个模块：比较 T 时刻的 a 和 c，T+1 时刻出来 tmp2； 第三个模块：比较 T+1 时刻的 tmp1 和 tmp2，T+2 时刻出来 d；

    如果只用2个子模块，那么 T 时刻比较 a 和 b 得到 tmp1，再比较 tmp1 和 c 的时候是 T+1 时刻的 c 和 T+1 时刻的 tmp1，而 tmp1 代表的是 T 时刻 a 和 b 的较小值，所以这时候比较的 T 时刻的 a、b 和 T+1 时刻的 c，显然不符合要求。

    1. `timescale 1ns/1ns
    2.  
    3. module main_mod(
    4.  input clk,
    5.  input rst_n,
    6.  input [7:0]a,
    7.  input [7:0]b,
    8.  input [7:0]c,
    9.  
    10.  output [7:0]d
    11. );
    12.  
    13. // T 时刻的 a 和 b，T+1 时刻出来 tmp1
    14. wire [7:0] tmp1;    // a b 的最小值
    15. child_mod U0(
    16.     .clk      ( clk ),
    17.     .rst_n    ( rst_n ),
    18.     .a        ( a ),
    19.     .b        ( b ),
    20.     .d        ( tmp1 )
    21. );
    22.  
    23. // T 时刻的 a 和 c，T+1 时刻出来 tmp2
    24. wire [7:0] tmp2;    // a c 的最小值
    25. child_mod U1(
    26.     .clk      ( clk ),
    27.     .rst_n    ( rst_n ),
    28.     .a        ( a ),
    29.     .b        ( c ),
    30.     .d        ( tmp2 )
    31. );
    32.  
    33. // T+1 时刻的 tmp1 和 tmp2，T+2 时刻出来 d
    34. child_mod U2(
    35.     .clk      ( clk ),
    36.     .rst_n    ( rst_n ),
    37.     .a        ( tmp1 ),
    38.     .b        ( tmp2 ),
    39.     .d        ( d )
    40. );
    41.  
    42. endmodule
    43.  
    44. // 子模块
    45. module child_mod(
    46.     input clk,
    47.     input rst_n,
    48.     input [7:0]a,
    49.     input [7:0]b,
    50.     output [7:0]d
    51. );
    52.  
    53. reg [7:0] d_reg;
    54. always @ (posedge clk or negedge rst_n)
    55. begin
    56.     if( ~rst_n ) begin
    57.         d_reg <= 8'b0;
    58.     end 
    59.     else begin
    60.         if( a > b )
    61.             d_reg <= b;
    62.         else
    63.             d_reg <= a;
    64.     end 
    65. end
    66. assign d = d_reg;
    67.  
    68. endmodule

    解法二 使用组合逻辑子模块，需要打两拍

    组合逻辑的子模块，就不存在时序逻辑中的延时问题，所以调用的时候用2个子模块就可以完成3个数的比较，为了符合时序波形的要求，多打一拍。

    1. `timescale 1ns/1ns
    2.  
    3. module main_mod(
    4.  input clk,
    5.  input rst_n,
    6.  input [7:0]a,
    7.  input [7:0]b,
    8.  input [7:0]c,
    9.  
    10.  output [7:0]d
    11. );
    12.  
    13. wire [7:0] tmp1;    // a b 的最小值
    14. child_mod U0(
    15.     .a        ( a ),
    16.     .b        ( b ),
    18.     .d        ( tmp1 )
    19. );
    20.     
    21. wire [7:0] tmp2;    // a c 的最小值
    22. child_mod U1(
    23.     .a        ( tmp1 ),
    24.     .b        ( c ),
    26.     .d        ( tmp2 )
    27. );
    28.   
    29. reg [7:0] d_reg;
    30. reg [7:0] d_reg2;
    31. always @ (posedge clk or negedge rst_n)
    32.     begin
    33.         if( ~rst_n ) begin
    34.             d_reg <= 8'b0;
    35.             d_reg2 <= 8'b0;
    36.         end 
    37.         else begin
    38.             d_reg <= tmp2;
    39.             d_reg2 <= d_reg;
    40.         end 
    41.     end
    42.  
    43. assign d = d_reg2;
    44.     
    45. endmodule
    46.  
    47. module child_mod(
    48.     input [7:0]a,
    49.     input [7:0]b,
    51.     output [7:0]d
    52. );
    53.  
    54. assign d = (a>b) ? b : a;
    55.  
    56. endmodule

    VL10 使用函数实现数据大小端转换

    题解 | Verilog刷题解析【10】function和task的使用、相关笔试题

    1. `timescale 1ns/1ns
    2.  
    3. module function_mod(
    4.   input clk,
    5.   input rst_n,
    6.     
    7.  input [3:0]a,
    8.  input [3:0]b,
    9.  
    10.  output [3:0]c,
    11.  output [3:0]d
    12. );
    13.  
    14. /*       
    15. function <返回值的类型或范围>函数名;
    16.      <端口说明语句>
    17.      <变量类型说明语句>
    18.    begin
    19.      <语句>
    20.   end
    21. endfunction
    22. */       
    23. function [3:0] begin_end;
    24.     input [3:0] data_in;
    25.     begin
    26.         begin_end[0] = data_in[3];
    27.         begin_end[1] = data_in[2];
    28.         begin_end[2] = data_in[1];
    29.         begin_end[3] = data_in[0];
    30.     end 
    31. endfunction
    32.  
    33. assign c = begin_end(a);
    34. assign d = begin_end(b);
    35.  
    36. endmodule

    VL11 4位数值比较器电路

    1. `timescale 1ns/1ns
    2.  
    3. module comparator_4(
    4.   input  [3:0]    A    ,
    5.   input  [3:0]    B    ,
    6.   output  wire    Y2    , //A>B
    7.   output  wire    Y1    , //A=B
    8.   output  wire    Y0      //A<B
    9. );
    10.     
    11. assign Y2 = (A[3]>B[3]) | ((A[3]==B[3])&&(A[2]>B[2])) | ((A[3]==B[3])&&(A[2]==B[2])&&(A[1]>B[1])) | ((A[3]==B[3])&&(A[2]==B[2])&&(A[1]==B[1])&&(A[0]>B[0]));
    12. assign Y1 = (A[3]==B[3])&&(A[2]==B[2])&&(A[1]==B[1])&&(A[0]==B[0]);
    13. assign Y0 = (~Y2) & (~Y1);
    14.     
    15. endmodule

    VL12 4bit超前进位加法器电路

    1. `timescale 1ns/1ns
    2.  
    3. module lca_4(
    4.   input  [3:0]    A_in  ,
    5.   input  [3:0]    B_in  ,
    6.   input           C_1   ,
    8.   output  wire   CO    ,
    9.   output  wire [3:0]  S
    10. );
    11.     
    12. wire [3:0] G;
    13. wire [3:0] P;
    14.  
    15. assign G[0] = A_in[0] & B_in[0];
    16. assign G[1] = A_in[1] & B_in[1];
    17. assign G[2] = A_in[2] & B_in[2];
    18. assign G[3] = A_in[3] & B_in[3];
    19.  
    20. assign P[0] = A_in[0] ^ B_in[0];
    21. assign P[1] = A_in[1] ^ B_in[1];
    22. assign P[2] = A_in[2] ^ B_in[2];
    23. assign P[3] = A_in[3] ^ B_in[3];
    24.  
    25. wire [3:0] C;
    26.  
    27. assign S[0] = P[0] ^ C_1;
    28. assign S[1] = P[1] ^ C[0];
    29. assign S[2] = P[2] ^ C[1];
    30. assign S[3] = P[3] ^ C[2];
    31. assign CO = C[3];
    32.  
    33. assign C[0] = G[0] | P[0]&C_1;
    34. assign C[1] = G[1] | P[1]&C[0];
    35. assign C[2] = G[2] | P[2]&C[1];
    36. assign C[3] = G[3] | P[3]&C[2];
    37.     
    38. endmodule

    13~20不建议做了，没有太大意义，这里只给出13~16的代码。

    VL13 优先编码器电路1

    1. `timescale 1ns/1ns
    2.  
    3. module encoder_0(
    4.    input      [8:0] I_n   ,   
    5.    output reg [3:0] Y_n   
    6. );
    7.       
    8. always @ (*) 
    9.   begin 
    10.     casex(I_n)
    11.       9'b1_1111_1111 : Y_n = 4'b1111;
    12.       9'b0_xxxx_xxxx : Y_n = 4'b0110;
    13.       9'b1_0xxx_xxxx : Y_n = 4'b0111;
    14.       9'b1_10xx_xxxx : Y_n = 4'b1000;
    15.       9'b1_110_xxxx : Y_n = 4'b1001;
    16.       9'b1_1110_xxxx : Y_n = 4'b1010;
    17.       9'b1_1111_0xxx : Y_n = 4'b1011;
    18.       9'b1_1111_10xx : Y_n = 4'b1100;
    19.       9'b1_1111_110x : Y_n = 4'b1101;
    20.       9'b1_1111_1110 : Y_n = 4'b1110;
    21.       default : Y_n = 4'b1111;
    22.     endcase
    23.   end 
    24.   
    25. endmodule

    VL14 用优先编码器1实现键盘编码电路

    1. `timescale 1ns/1ns
    2.  
    3. module encoder_0(
    4.    input      [8:0]         I_n   ,   
    5.    output reg [3:0]         Y_n   
    6. );
    7.  
    8. always @(*)
    9. begin
    10.    casex(I_n)
    11.       9'b111111111 : Y_n = 4'b1111;
    12.       9'b0xxxxxxxx : Y_n = 4'b0110;
    13.       9'b10xxxxxxx : Y_n = 4'b0111;
    14.       9'b110xxxxxx : Y_n = 4'b1000;
    15.       9'b1110xxxxx : Y_n = 4'b1001;
    16.       9'b11110xxxx : Y_n = 4'b1010;
    17.       9'b111110xxx : Y_n = 4'b1011;
    18.       9'b1111110xx : Y_n = 4'b1100;
    19.       9'b11111110x : Y_n = 4'b1101;
    20.       9'b111111110 : Y_n = 4'b1110;
    21.       default      : Y_n = 4'b1111;
    22.    endcase    
    23. end 
    24.      
    25. endmodule
    27. module key_encoder(
    28.     input      [9:0]         S_n   ,    
    29.     output wire[3:0]         L     ,
    30.     output wire              GS
    31. );
    32.     
    33. wire [3:0] LL;
    34. encoder_0  U0(
    35.    .I_n( S_n[9:1] )   ,
    36.    .Y_n( LL )   
    37. ); 
    38.  
    39. assign L = ~LL;
    40. assign GS = ((LL == 4'b1111) && (S_n[0] == 1)) ? 0 : 1;
    41.     
    42. endmodule

    VL15 优先编码器2——8线-3线优先编码器

    1. `timescale 1ns/1ns
    2.  
    3. module encoder_83(
    4.    input      [7:0]       I   ,
    5.    input                  EI  ,  
    6.    output wire [2:0]      Y   ,
    7.    output wire            GS  ,
    8.    output wire            EO    
    9. );
    10.     
    11. reg [2:0] Y_Reg;
    12. reg GS_Reg;
    13. reg EO_Reg;
    14. always @ (*) 
    15. begin 
    16.     if( EI == 1'b0 ) begin 
    17.         Y_Reg = 3'b0;
    18.         GS_Reg = 1'b0;
    19.         EO_Reg = 1'b0;
    20.     end 
    21.     else begin
    22.         casex(I)
    23.             8'b0000_0000 : begin
    24.                 Y_Reg = 3'b0;
    25.                 GS_Reg = 1'b0;
    26.                 EO_Reg = 1'b1;                        
    27.             end 
    28.             8'b1xxx_xxxx : begin
    29.                 Y_Reg = 3'b111;
    30.                 GS_Reg = 1'b1;
    31.                 EO_Reg = 1'b0;                        
    32.             end
    33.             8'b01xx_xxxx : begin
    34.                 Y_Reg = 3'b110;
    35.                 GS_Reg = 1'b1;
    36.                 EO_Reg = 1'b0;                        
    37.             end
    38.             8'b001x_xxxx : begin
    39.                 Y_Reg = 3'b101;
    40.                 GS_Reg = 1'b1;
    41.                 EO_Reg = 1'b0;                        
    42.             end
    43.             8'b0001_xxxx : begin
    44.                 Y_Reg = 3'b100;
    45.                 GS_Reg = 1'b1;
    46.                 EO_Reg = 1'b0;                        
    47.             end
    48.             8'b0000_1xxx : begin
    49.                 Y_Reg = 3'b011;
    50.                 GS_Reg = 1'b1;
    51.                 EO_Reg = 1'b0;                        
    52.             end
    53.             8'b0000_01xx : begin
    54.                 Y_Reg = 3'b010;
    55.                 GS_Reg = 1'b1;
    56.                 EO_Reg = 1'b0;                        
    57.             end
    58.             8'b0000_001x : begin
    59.                 Y_Reg = 3'b001;
    60.                 GS_Reg = 1'b1;
    61.                 EO_Reg = 1'b0;                        
    62.             end
    63.             8'b0000_0001 : begin
    64.                 Y_Reg = 3'b000;
    65.                 GS_Reg = 1'b1;
    66.                 EO_Reg = 1'b0;                        
    67.             end
    68.         endcase
    69.     end 
    70. end 
    71.  
    72. assign Y = Y_Reg;
    73. assign GS = GS_Reg;
    74. assign EO = EO_Reg;
    75.     
    76. endmodule

    VL16 使用8线-3线优先编码器实现16线-4线优先编码器

    1. `timescale 1ns/1ns
    2.  
    3. module encoder_83(
    4.    input      [7:0]       I   ,
    5.    input                  EI  ,
    6.    
    7.    output wire [2:0]      Y   ,
    8.    output wire            GS  ,
    9.    output wire            EO    
    10. );
    11. assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]);
    12. assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&I[3] | ~I[5]&~I[4]&I[2]);
    13. assign Y[0] = EI & (I[7] | ~I[6]&I[5] | ~I[6]&~I[4]&I[3] | ~I[6]&~I[4]&~I[2]&I[1]);
    14.  
    15. assign EO = EI&~I[7]&~I[6]&~I[5]&~I[4]&~I[3]&~I[2]&~I[1]&~I[0];
    16.  
    17. assign GS = EI&(I[7] | I[6] | I[5] | I[4] | I[3] | I[2] | I[1] | I[0]);
    18. //assign GS = EI&(| I);
    19.          
    20. endmodule
    21.  
    22. module encoder_164(
    23.    input      [15:0]      A   ,
    24.    input                  EI  ,
    25.    
    26.    output wire [3:0]      L   ,
    27.    output wire            GS  ,
    28.    output wire            EO    
    29. );
    30.    
    31. wire [2:0] Y_1;
    32. wire GS_1;
    33. wire EO_1;
    34. encoder_83 U0(
    35.    .I(A[15:8])   ,
    36.    .EI(EI)  ,
    37.    .Y(Y_1)   ,
    38.    .GS(GS_1)  ,
    39.    .EO(EO_1)    
    40. );
    41.  
    42. wire [2:0] Y_0;
    43. wire GS_0;
    44. wire EO_0;
    45. encoder_83 U1(
    46.     .I(A[7:0])   ,
    47.     .EI(EO_1)  ,   
    48.     .Y(Y_0)   ,
    49.     .GS(GS_0)  ,
    50.     .EO(EO_0)    
    51. );
    52.     
    53. assign GS = GS_1 | GS_0;
    54. assign EO = EO_0;
    55. assign L[3] = GS_1;
    56. assign L[2] = Y_1[2] | Y_0[2];
    57. assign L[1] = Y_1[1] | Y_0[1];
    58. assign L[0] = Y_1[0] | Y_0[0];
    59.     
    60. endmodule

    VL17~20 不建议做

    VL21 根据状态转移表实现时序电路

    FSM有限状态机问题，两段式。

    • 摩尔型：输出只与当前状态有关；

    • 米利型；输出不仅与当前状态有关，还有当前输入有关；

    1. `timescale 1ns/1ns
    2.  
    3. module seq_circuit(
    4.     input                A   ,
    5.     input                clk ,
    6.     input                rst_n,
    8.     output   wire        Y   
    9. );
    10.     
    11. reg [1:0] curr_state;
    12. reg [1:0] next_state;
    13. // one step
    14. always @ (posedge clk or negedge rst_n)
    15. begin
    16.     if( ~rst_n ) begin
    17.         curr_state <= 2'b00;
    18.         next_state <= 2'b00;
    19.     end 
    20.     else begin
    21.         curr_state <= next_state;
    22.     end 
    23. end 
    24.     
    25. // two step
    26. always @ (*) 
    27. begin
    28.     case(curr_state)
    29.         2'b00 : next_state = (A == 1'b1) ? 2'b11 : 2'b01;
    30.         2'b01 : next_state = (A == 1'b1) ? 2'b00 : 2'b10;
    31.         2'b10 : next_state = (A == 1'b1) ? 2'b01 : 2'b11;
    32.         2'b11 : next_state = (A == 1'b1) ? 2'b10 : 2'b00;
    33.         default : next_state = 2'b00;
    34.     endcase
    35. end
    36.     
    37. assign Y = (curr_state == 2'b11) ? 1 : 0;
    38.     
    39. endmodule

    VL22 使用状态转移图实现时序电路

    1. `timescale 1ns/1ns
    2.  
    3. module seq_circuit(
    4.    input                C   ,
    5.    input                clk ,
    6.    input                rst_n,
    7.  
    8.    output   wire        Y   
    9. );
    10.     
    11. reg [1:0] curr_state;
    12. reg [1:0] next_state;
    13. // one step
    14. always @ (posedge clk or negedge rst_n)
    15. begin
    16.     if( ~rst_n ) begin
    17.         curr_state <= 2'b00;
    18.         next_state <= 2'b00;
    19.     end 
    20.     else begin
    21.         curr_state <= next_state;
    22.     end 
    23. end 
    24.  
    25. // two step
    26. always @ (*)
    27. begin
    28.     case(curr_state)
    29.         2'b00 : next_state = (C == 1'b1) ? 2'b01 : 2'b00;
    30.         2'b01 : next_state = (C == 1'b1) ? 2'b01 : 2'b11;
    31.         2'b10 : next_state = (C == 1'b1) ? 2'b10 : 2'b00;
    32.         2'b11 : next_state = (C == 1'b1) ? 2'b10 : 2'b11;
    33.         default : next_state = 2'b00;
    34.     endcase
    35. end
    36.  
    37. assign Y = ((curr_state == 2'b11) | ((curr_state == 2'b10)&&(C == 1'b1)) )? 1 : 0;
    38.     
    39. endmodule

    VL23 ROM的简单实现

    1. `timescale 1ns/1ns
    2.  
    3. module rom(
    4.  input clk,
    5.  input rst_n,
    6.  input [7:0]addr,
    7.  output [3:0]data
    8. );
    9.     
    10. reg [3:0] romreg[7:0];
    11. integer i;
    12. always @ (posedge clk or negedge rst_n)
    13. begin
    14.     if( ~rst_n ) begin
    15.         romreg[0] <= 4'd0;
    16.         romreg[1] <= 4'd2;
    17.         romreg[2] <= 4'd4;
    18.         romreg[3] <= 4'd6;
    19.         romreg[4] <= 4'd8;
    20.         romreg[5] <= 4'd10;
    21.         romreg[6] <= 4'd12;
    22.         romreg[7] <= 4'd14;
    23.     end 
    24.     else begin
    25.         // romreg[0] <= romreg[0];
    26.         // ...
    27.         // romreg[7] <= romreg[7];
    28.         for(i = 0; i < 8; i = i+1) begin : rom_i
    29.             romreg[i] <= romreg[i];
    30.         end 
    31.     end 
    32. end
    33.  
    34. assign data = romreg[addr];
    35.  
    36. endmodule

    VL24 边沿检测

    1. `timescale 1ns/1ns
    2.  
    3. module edge_detect(
    4.  input clk,
    5.  input rst_n,
    6.  input a,
    7.  
    8.  output reg rise,
    9.  output reg down
    10. );
    11.     
    12. reg a1;
    13. always @ (posedge clk or negedge rst_n)
    14. begin
    15.     if( ~rst_n ) begin
    16.         a1 <= 1'b0;
    17.         rise <= 1'b0;
    18.         down <= 1'b0;
    19.     end 
    20.     else begin
    21.         a1 <= a;
    22.         if(a & ~a1)
    23.             rise <= 1'b1;
    24.         else 
    25.             rise <= 1'b0;
    26.         if(~a & a1)
    27.             down <= 1'b1;
    28.         else
    29.             down <= 1'b0;
    30.     end 
    31. end 
    32.         
    33. endmodule
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  • 原文地址：https://blog.csdn.net/m0_61687959/article/details/125533695