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    串行 I/O 硬件调试流程
    Vivado ® IDE 提供了一条生成设计的捷径 ， 以帮助您对使用赛灵思高速千兆位收发器 (GT) 技术的系统进行调试和验
    证。系统内串行 I/O 调试流程包含 3 个不同阶段 ：
    1. IBERT 核生成阶段 ： 自定义并生成适合满足您的硬件高速串行 I/O 要求的 IBERT 核。
    2. IBERT 设计示例生成和实现阶段 ： 为上一步生成的 IBERT 核生成设计示例。
    3. 串行 I/O 分析阶段 ： 与设计中包含的 IBERT IP 交互 ， 对高速串行 I/O 链路中的问题进行调试和验证。
    本章其余部分演示了如何完成前 2 个阶段。“在硬件中调试串行 I/O 设计”中涵盖了第 3 阶段的相关内容。
    使用 Vivado IP 目录生成 IBERT 核
    要获取适合的硬件设计以帮助完成系统高速串行 I/O 接口的调试和验证 ， 首先要做的是生成 IBERT 核。详细步骤总结
    如下 ：
    1. 打开 Vivado IDE 。
    2. 在首个面板上选择“ Manage IP ” → “ New IP Location ” ， 然后 ， 当“打开 IP 目录 (Open IP Catalog) ” Wizard 打
    开后 ， 单击“ Next ”。
    3. 选择期望的器件、目标语言、目标仿真器以及 IP 位置。单击“ Finish ”。
    4. 根据上一步中所选器件 ， 在 IP 目录的“ Debug and Verification ” → “ Debug ”下可找到 1 个或多个可用的 IBERT
    核 ， 如下图所示。
    5. 双击所需 IBERT 架构以打开对应该核的“自定义 IP (Customize IP) ” Wizard 。
    按给定硬件系统要求 ， 自定义该 IBERT 核。如需获取有关各可用 IBERT 核的详细信息 ， 请参阅下列 IP 文档 ：
    • 《 Integrated Bit Error Ratio Tester 7 Series GTX Transceivers LogiCORE IP 产品指南》 ( PG132 )
    • 《 Integrated Bit Error Ratio Tester 7 Series GTP Transceivers LogiCORE IP 产品指南》 ( PG133 )
    • 《 Integrated Bit Error Ratio Tester 7 Series GTH Transceivers LogiCORE IP 产品指南》 ( PG152 )
    生成并实现 IBERT 设计示例
    生成 IBERT IP 核后 ， 它会在“ Sources ”窗口中显示为 ibert_7series_gtx 或其它类似名称。要生成设计示例 ， 请
    在“ Sources ”窗口中右键单击此 IBERT IP ， 并选中“ Open IP Example Design ” ， 然后在出现的对话框窗口中指定设
    计工程示例的目标位置。此命令会为设计示例打开新的 Vivado 工程窗口 ， 并向该工程添加相应的顶层封装器和约束 ，
    如下图所示。
    重要提示 ！ 不建议对 IBERT IP 设计示例进行修改 ， 修改可能导致在硬件中与 IBERT IP 核进行交互时发生功能问
    题。
    生成设计示例后 ， 即可在 Vivado IDE Flow Navigator 的“编程和调试 (Program and Debug) ”部分中单击“ Generate
    Bitstream ” ， 或者运行以下 Tcl 命令 ， 通过比特流创建核来实现 IBERT 设计示例。
    launch_runs impl_1 -to_step write_bitstream
    wait_on_run impl_1
    In-System IBERT 系统串行 I/O 设计调试流程
    重要提示 ！ In-System IBERT 核仅可用于 UltraScale 和 UltraScale+ 器件系列 ， 在 Versal 器件系列上不受支持 ，
    因为 In-System IBERT 功能已集成到 Versal IBERT 中。
    In-System IBERT IP 允许您使用 Vivado Serial IO Analyzer 工具对 UltraScale 和 UltraScale+ 收发器执行 2D 眼图扫描。
    当收发器与系统其余部分进行交互时 ， 此 IP 会使用来自设计的数据来实时绘制收发器眼图。此 IP 可与设计中的用户逻
    辑或基于赛灵思收发器的 IP （ 例如 ， “ GT ” Wizard 或 Aurora ） 集成。
    系统内串行 I/O 调试流程包含 3 个不同阶段 ：
    1. In-System IBERT 核生成阶段 ： 自定义并生成适合满足您的硬件高速串行 I/O 要求的 In-System IBERT 核。
    2. 集成阶段 ： 例化 IP ， 并将其集成到设计中。
    3. 串行 I/O 分析阶段 ： 与设计中包含的 In-System IBERT IP 交互 ， 对高速串行 I/O 链路中的问题进行调试和验证。
    在本章剩余部分中涵盖了有关 In-System IBERT 核生成阶段和集成阶段的详细信息。如需获取有关串行 I/O 分析阶段的
    详细信息 ， 请参阅“在硬件中调试串行 I/O 设计”。
    使用 Vivado IP 目录生成 In-System IBERT 核
    设计的高速串行 I/O 接口调试的第一阶段是生成 In-System IBERT 核。
    为此 ， 请执行以下步骤 ：
    1. 打开 Vivado IDE
    2. 在首个面板上选择“ Manage IP ” → “ New IP Location ” ， 然后 ， 当“打开 IP 目录 (Open IP Catalog) ” Wizard 打
    开后 ， 单击“ Next ”。
    3. 选择期望的器件、目标语言、目标仿真器以及 IP 位置。单击“ Finish ”。
    4. 根据上一步中所选器件 ， 在“ IP Catalog ”的“ Debug and Verification ” → “ Debug ”下会显示 1 个或多个可用的
    In-System IBERT 核。
    5. 双击所需的 In-System IBERT 架构 ， 打开对应该核的“自定义 IP (Customize IP) ” Wizard
    按给定硬件系统要求 ， 自定义 In-System IBERT 核。如需了解有关 In-System IBERT 核的详细信息 ， 请参阅《 In
    System IBERT LogiCORE IP 产品指南》 ( PG246 ) 。
    在用户设计中例化 IP 并集成 In-System IBERT IP
    生成 In-System IBERT IP 核后 ， 请执行以下操作 ：
    1. 打开顶层 RTL 文件进行编辑 ， 添加上一步中生成的 In-System IBERT 核。
    2. 复制工具生成的 In-System IBERT 核的例化模板 ， 并在 RTL 文件中对其进行例化。
    3. 将收发器端口连接至 In-System IBERT IP 。
    如需获取有关如何将 In-System IBERT 集成到用户设计中的详细示例 ， 请参阅以下 IP 文档的第 5 章“设计示例” ：
    《 In-System IBERT LogiCORE IP 产品指南》 ( PG246 ) 。
    提示 ： 请务必阅读《 In-System IBERT LogiCORE IP 产品指南》 ( PG246 ) 的 FAQ 部分 ， 其中列出了有关将此 IP
    集成到设计中时可能遇到的问题的一些建议。
    4. 对设计进行综合和实现。
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  • 原文地址：https://blog.csdn.net/cckkppll/article/details/138201185