Xilinx IP 10 Gigabit Ethernet Subsystem IP接口说明

1 IP 核结构

IP 核的结构如下图所示。用户的接收和发送接口均采用了 AXI-Stream 标准。
在这里插入图片描述
10 Gigabit Ethernet Subsystem IP 核内部由 10 Gigabit Ethernet MAC 和 10 Gigabit Ethernet PCS/PMA 两个 IP 核
所组成，两个 IP 之间通过 XGMII 和 MDIO 接口连接。如下图所示。

Transmit AXI4-Stream Interface

  .s_axis_tx_tdata(s_axis_tx_tdata),                // input wire [63 : 0] s_axis_tx_tdata
  .s_axis_tx_tkeep1

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