• SPI学习笔记：DAC与ACD

    一、SPI协议简介

    SPI = Serial Peripheral Interface，是串行外围设备接口，是一种高速，全双工，同步的通信总线。常规只占用四根线，节约了芯片管脚，PCB的布局省空间。现在越来越多的芯片集成了这种通信协议，常见的有EEPROM、FLASH、AD转换器等。

    二、遵循SPI协议控制DAC:tlv5618

       1.时序分析

        从tlv5618芯片的数据手册中可找到其时序特性：

    没有Miso线时序，所以只需要设计三根线即可，因为此dac不需要主机发数据。由tsu(D)与th(D)均基于sclk的时钟下降沿描述，可以确定adc在时钟下降沿读取din数据，所以我们在sclk时钟上升沿改变数据即可。向由tw（不小于50ns）确定sclk时钟频率为20MHz；根据DIN时序可知在SCLK上升沿DIN改变，在SCLK下降沿读取DIN；tsu(D)建立时间，不小于10ns；th(D)保持时间，不小于10ns；故直接用20MHz时钟设计DIN长度即可满足；tsu用于限制CS的起止点，tsu(csh)应不小于50ns，tsu(cs-cl)应不小于10ns，tsu(c16-cs)应不小于10ns，在仿真时检验并调整使CS满足tsu即可。

    2.模块框图

            根据时序图可知，用线性序列机即可（LSM）实现。定义的信号如下：

    3.代码实现

    1. //采用线性序列机（LSM）来实现
    2. module dac_driver(
    3. 	input fpga_clk ,
    4. 	input rst_n ,
    5. 	input dac_pulse ,
    6. 	input [15:0]dac_data ,
    7. 	
    8. 	output reg cs_n ,//low level valid
    9. 	output reg sclk ,
    10. 	output reg mosi ,
    11. 	output reg dac_sig ,
    12. 	output reg dac_done 
    13. );
    14.  
    15.  
    16. //供电电压不同，参数最小值不同，这里按照兼容VDD = 5V 和 VDD = 3V 的参数设计 
    17. // 			tsu(cs-ck) ： 20ns														// 
    18. //				tsu(c16-cs): 20ns															//
    19. //				th(D): 10ns																	//	
    20. //				th(csh):50ns																//
    21. //           sclk : 20Mhz    															//
    22. //
    23. // D15 - D12 : 设置位  根据手册来设置                                     //
    24. // D11 - D0  : 数据位	  需要转化的电压值												//
    25.  
    26.  
    27.  
    28. wire clk_40m ;
    29. pll pll_inst(
    30. 	.inclk0(fpga_clk),
    31. 	.c0(clk_40m)
    32. 	);
    33.  
    34. //detect dac_pulse
    35. reg dac_pulse_reg ;
    36. always@(posedge fpga_clk or negedge rst_n)
    37. if(!rst_n)
    38. 	dac_pulse_reg <= 0 ;
    39. else 
    40. 	dac_pulse_reg <= dac_pulse ;
    41.  
    42. //dac_sig 
    43. always@(posedge fpga_clk or negedge rst_n)
    44. if(!rst_n)	
    45. 	dac_sig <= 0 ;
    46. else if( (dac_pulse_reg == 0) & ( dac_pulse == 1) )
    47. 	dac_sig <= 1 ;
    48. else if( dac_done )
    49. 	dac_sig <= 0 ;
    50.  
    51. // dac_cnt : 0 - 15
    52. reg [5:0]dac_cnt ;
    53. always@(posedge clk_40m or negedge rst_n)
    54. if(!rst_n)	
    55. 	begin
    56. 		dac_cnt <= 0 ;
    57. 	end
    58. else if(dac_sig)
    59. 	begin
    60. 		dac_cnt <= dac_cnt + 1 ;	
    61. 		if(dac_cnt == 34 )
    62. 			dac_cnt <= 0 ;
    63. 	end
    64. else
    65. 	dac_cnt <= 0 ;
    66. 	
    67. //dac_done:
    68. always@(posedge clk_40m or negedge rst_n)
    69. if(!rst_n)	
    70. 	dac_done <= 0 ;
    71. else if( dac_cnt == 34 )
    72. 	dac_done <= 1 ;
    73. else if( dac_done )
    74. 	dac_done <= 0 ;
    75. 	
    76. // cs_n
    77. always@(posedge clk_40m or negedge rst_n)
    78. if(!rst_n)	
    79. 	cs_n <= 1 ;
    80. else if(dac_sig)
    81. 	begin
    82. 		if(dac_cnt < 32 )
    83. 			cs_n <= 0 ;
    84. 		else
    85. 			cs_n <= 1 ;
    86. 	end
    87. 	
    88. // sclk
    89. always@(posedge clk_40m or negedge rst_n)
    90. if(!rst_n)	
    91. 	sclk <= 0 ;
    92. else if(dac_sig)
    93. 	begin
    94. 		sclk <= !sclk ; 
    95. 	end
    96. else 
    97. 	sclk <= 0 ;
    98.  
    99. //mosi
    100. always@(posedge clk_40m or negedge rst_n)
    101. if(!rst_n)	
    102. 	mosi <= 0 ;
    103. else if(dac_sig)
    104. 	begin
    105. 		case(dac_cnt)
    106. 			0 :  mosi <= dac_data[15] ;
    107. 			2 :  mosi <= dac_data[14] ;
    108. 			4 :  mosi <= dac_data[13] ;
    109. 			6 :  mosi <= dac_data[12] ;
    110. 			8 :  mosi <= dac_data[11] ;
    111. 			10 : mosi <= dac_data[10] ;
    112. 			12 : mosi <= dac_data[9] ;
    113. 			14 : mosi <= dac_data[8] ;
    114. 			16 : mosi <= dac_data[7] ;
    115. 			18 : mosi <= dac_data[6] ;
    116. 			20 : mosi <= dac_data[5] ;
    117. 			22 : mosi <= dac_data[4] ;
    118. 			24 : mosi <= dac_data[3] ;
    119. 			26 : mosi <= dac_data[2] ;
    120. 			28 : mosi <= dac_data[1] ;	
    121. 			30 : mosi <= dac_data[0] ;	
    122. 			32 : mosi <= 0 ;	
    123. 			default:;
    124. 		endcase
    125. 	end
    126. else 
    127. 	mosi <= 0 ;
    128. 	
    129. endmodule
    1. `timescale 1ns/1ns
    2. module dac_driver_tb();
    3.  
    4. reg fpga_clk ;
    5. reg rst_n  ;
    6. reg dac_pulse ;
    7. reg [15:0]dac_data ;
    8. wire cs_n ;
    9. wire sclk ;
    10. wire mosi ;
    11. wire dac_done ;
    12.  
    13. dac_driver dac_driver_inst(
    14. 	.fpga_clk(fpga_clk) ,
    15. 	.rst_n(rst_n) ,
    16. 	.dac_pulse(dac_pulse) ,
    17. 	.dac_data(dac_data) ,
    18. 	
    19. 	.cs_n(cs_n) ,//low level valid
    20. 	.sclk(sclk) ,
    21. 	.mosi(mosi) ,
    22. 	.dac_done(dac_done)
    23. );
    24.  
    25. initial fpga_clk = 0 ;
    26. always #10 fpga_clk = ! fpga_clk ;
    27.  
    28. initial
    29. begin
    30. 	rst_n = 0 ;
    31. 	dac_pulse = 0 ;
    32. 	dac_data = 0 ;
    33. 	#100 ;
    34. 	rst_n = 1 ;
    35. 	#100 ;
    36. 	dac_data = 16'h5a5a ;
    37. 	#100 ;
    38. 	dac_pulse = 1 ;
    39. 	#40 ;
    40. 	dac_pulse = 0 ;
    41. 	#100;
    42. 	wait(dac_done);
    43. 	#3000 ;
    44. 	dac_data = 16'ha5a5 ;
    45. 	#100 ;
    46. 	dac_pulse = 1 ;
    47. 	#40 ;
    48. 	dac_pulse = 0 ;
    49. 	#100;
    50. 	wait(dac_done);
    51. 	#3000 ;
    52. 	$stop;
    53. 	
    54. end
    55.  
    56. endmodule

    4.仿真验证

    由图可知，tsu为25ns，大于tsu(c16-cs)(10ns)，th(csh)为50ns，不小于50ns，满足要求。

    三、遵循SPI协议控制ADC：ADC128S022

    1.时序分析

            ADC128S022的spi接口时序图如下：

    根据时序图及对应参数数值作以下分析：

    1.fSCLK = 3.2 MHz to 8 MHz ，这里我们选取fsclk = 4Mhz进行设计，可以满足要求。

    2.mosi：通过sds和tdh来判断，它是基于sclk的上升沿描述的，所以从机大概率是在时钟上升沿读取数据，因而可以选择在sclk的下降沿改变数据，从而到上升沿时数据已经保持稳定。

    3.miso：根据tdacc和tdhld以及时序图判断，它基于下降沿描述的，即从机在下降沿改变数据，故主机在上升沿进行读取。（读和写的变化沿大部分都是一致的）

    根据时序图分析画出如下波形：

    2.模块框图

            本模块通过一个adc_en脉冲开启一次adc转换读取；adc_channel用于选择八个ad通道中的一个；每次转换完成发出一个adc_done脉冲，并输出转换完成的数据adc_data；

    3.代码实现

    1.  
    2. //****************************//
    3. //fsclk要求：3.2MHz - 8MHz 取：4MHz   //
    4. //    
    5.  
    6. module adc_driver(
    7.  
    8. 	input fpga_clk ,
    9. 	input rst_n ,
    10. 	input [2:0]adc_channel ,
    11. 	input adc_en ,
    12. 	
    13. 	//SPI
    14. 	input  miso ,
    15. 	output reg mosi ,
    16. 	output reg cs_n ,
    17. 	output reg sclk ,
    18. 	
    19. 	output reg adc_done,
    20. 	output reg adc_state ,
    21. 	output reg [11:0]adc_data
    22. );
    23.  
    24.  
    25. wire clk_8m ;
    26. pll pll_inst(
    27. 	.inclk0(fpga_clk),
    28. 	.c0(clk_8m)
    29. 	);
    30. 	
    31. reg adc_en_reg ;
    32. always@(posedge fpga_clk or negedge rst_n)
    33. if(!rst_n)
    34. 	adc_en_reg <= 0 ;
    35. else 
    36. 	adc_en_reg <= adc_en ;
    37.  
    38. always@(posedge fpga_clk or negedge rst_n)
    39. if(!rst_n)
    40. 	adc_state <= 0 ;
    41. else if(adc_en == 1 & adc_en_reg == 0)
    42. 	adc_state <= 1 ;
    43. else if(adc_done)
    44. 	adc_state <= 0 ;
    45. 	
    46. reg [6:0]adc_cnt ;
    47. always@(posedge clk_8m or negedge rst_n)
    48. if(!rst_n)
    49. 	adc_cnt <= 0 ;
    50. else if ( adc_state == 1 )
    51. 	adc_cnt <= adc_cnt + 1 ;
    52. else if(adc_done)
    53. 	adc_cnt <= 0 ;
    54.  
    55. //cs_n
    56. always@(posedge fpga_clk or negedge rst_n)
    57. if(!rst_n)	
    58. 	cs_n <= 1 ;
    59. else if( adc_en )
    60. 	cs_n <= 0 ;
    61. else if( adc_done )
    62. 	cs_n <= 1 ;
    63. 	
    64. //sclk
    65. always@(posedge clk_8m or negedge rst_n)
    66. if(!rst_n)	
    67. 	sclk <= 1 ;
    68. else if(adc_state)
    69. 	sclk <= ~sclk ;
    70. else 
    71. 	sclk <= 1 ;
    72.  
    73. //mosi miso
    74. reg [11:0]adc_data_reg ;	
    75. always@(posedge clk_8m or negedge rst_n)
    76. if(!rst_n)
    77. 	begin
    78. 		mosi <= 0 ;
    79. 		adc_done <= 0 ;
    80. 		adc_data <= 0 ;
    81. 		adc_data_reg <= 0 ;
    82. 	end
    83. else if (adc_state)
    84. 	begin
    85. 		case(adc_cnt)
    86. 			4  :  mosi <= adc_channel[2] ;
    87. 			6  :  mosi <= adc_channel[1] ;
    88. 			8  :  begin mosi <= adc_channel[0] ;  end
    89. 			9  : adc_data_reg[11] <= miso ;
    90. 			11 : adc_data_reg[10] <= miso ;
    91. 			13 : adc_data_reg[9] <= miso ;
    92. 			15 : adc_data_reg[8] <= miso ;
    93. 			17 : adc_data_reg[7] <= miso ;
    94. 			19 : adc_data_reg[6] <= miso ;
    95. 			21 : adc_data_reg[5] <= miso ;
    96. 			23 : adc_data_reg[4] <= miso ;
    97. 			25 : adc_data_reg[3] <= miso ;
    98. 			27 : adc_data_reg[2] <= miso ;
    99. 			29 : adc_data_reg[1] <= miso ;
    100. 			31 : adc_data_reg[0] <= miso ;
    101. 			32 :  begin adc_done <= 1 ; adc_data <= adc_data_reg ; end
    102. 			
    103. 			default : ;
    104. 		endcase
    105. 	end
    106. else
    107. 	begin
    108. 		adc_done <= 0 ;
    109. 		adc_data_reg <= 0 ;
    110. 		mosi <= 0 ;
    111. 	end
    112. 	
    113. endmodule
    1. `timescale 1ns/1ns
    2.  
    3. /*注意，由于使用联合仿真的时候，modelsim的默认目录是当前Quartus工
    4. 程下的simulation目录下的modelsim文件夹，所以，需要在执行仿真前手
    5. 动将sin_12bit.txt文件拷贝到simulation/modelsim下。修改了
    6. sin_12bit.txt内容后也请记得重新覆盖modelsim下的sin_12bit.txt文件
    7. */
    8. `define sin_data_file "./sin_12bit.txt"
    9.  
    10. module adc128s022_tb;
    11.  
    12. 	reg Clk;
    13. 	reg Rst_n;
    14. 	reg [2:0]Channel;
    15. 	wire [11:0]Data;
    16. 	
    17. 	reg En_Conv;
    18. 	wire Conv_Done;
    19. 	wire ADC_State;
    20. 	wire [7:0]DIV_PARAM;
    21. 	
    22. 	wire ADC_SCLK;
    23. 	wire ADC_CS_N;
    24. 	reg  ADC_DOUT;
    25. 	wire ADC_DIN;
    26. 	
    27. 	assign DIV_PARAM = 13;
    28. 	
    29. 	reg[11:0]  memory[4095:0];//测试波形数据存储空间
    30. 	
    31. 	reg[11:0] address;//存储器地址 
    32. 	
    33. adc_driver adc_driver_inst(
    34.  
    35. 	.fpga_clk(Clk) ,
    36. 	.rst_n(Rst_n) ,
    37. 	.adc_channel(Channel) ,
    38. 	.adc_en(En_Conv) ,
    39. 	
    40. 	//SPI
    41. 	.miso(ADC_DOUT) ,
    42. 	.mosi(ADC_DIN) ,
    43. 	.cs_n(ADC_CS_N) ,
    44. 	.sclk(ADC_SCLK) ,
    45.  
    46. 	.adc_done(Conv_Done),
    47. 	.adc_state(ADC_State) ,
    48.    .adc_data(Data)
    49. );
    50.  
    51. 	
    52.  
    53. 	initial Clk = 1'b1;
    54. 	always #10 Clk = ~Clk;
    55. 	
    56. 	//将原始波形数据从文件读取到定义的存储器中
    57. 	initial $readmemh(`sin_data_file,memory);//读取原始波形数据读到memory中
    59. 	integer i;
    60. 	
    61. 	initial begin
    62. 		Rst_n = 0;
    63. 		Channel = 0;
    64. 		En_Conv = 0;
    65. 		ADC_DOUT = 0;
    66. 		address = 0;
    67. 		#101;
    68. 		Rst_n = 1;
    69. 		#100;
    70. 		Channel = 5;
    71. 		for(i=0;i<3;i=i+1)begin
    72. 			for(address=0;address<4095;address=address+1)begin
    73. 				En_Conv = 1;
    74. 				#20;
    75. 				En_Conv = 0;
    76. 				gene_DOUT(memory[address]);	//依次将存储器中存储的波形读出，按照ADC的转换结果输出方式送到DOUT信号线上
    77. 				@(posedge Conv_Done);	//等待转换完成信号
    78. 				#200;
    79. 			end
    80. 		end
    81. 		#20000;
    82. 		$stop;
    83. 	end	
    84. 	
    85. 	//将并行数据按照ADC的数据输出格式，送到DOUT信号线上，供控制模块采集读取
    86. 	task gene_DOUT;
    87. 		input [15:0]vdata;
    88. 		reg [4:0]cnt;
    89. 		begin
    90. 			cnt = 0;
    91. 			wait(!ADC_CS_N);
    92. 			while(cnt<16)begin
    93. 				@(negedge ADC_SCLK) ADC_DOUT = vdata[15-cnt];
    94. 				cnt = cnt + 1'b1;
    95. 			end
    96. 		end
    97. 	endtask
    98. 	
    99. endmodule

    4.仿真验证

    仿真结果满足时序要求，可行。

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