Verilog中parameter在仿真时的应用

parameter能够定义一个常量

例如   parameter [7:0]A = 8'd123;

在仿真时我们可以用它来改变模块的参数，而不会影响综合的结果。

考虑下面的模块，输入时钟是clk，频率为24MHz，输出一个1Hz的方波驱动小灯让其闪烁

module test1(
	input clk,//24MHz的时钟
	output reg led
);
reg [25:0]cnt;
initial begin
	led <= 1'b0;
	cnt <= 1'b0;
end
always @(posedge clk)begin
	if(cnt == 26'd11_999_999)begin
		cnt <= 1'b0;
		led <= ~led;
	end else begin
		cnt <= cnt + 1'b1;
	end
end
endmodule 

如果我们要对这个模块进行仿真，因为计数值非常大，所以需要仿真很长时间我们才会看到结果。

不妨对代码进行如下修改。用MAX这个常数替代11_999_999，模块的行为没有任何改变。

module test1(
	input clk,
	output reg led
);
parameter [25:0]MAX = 26'd11_999_999;
reg [25:0]cnt;
initial begin
	led <= 1'b0;
	cnt <= 1'b0;
end
always @(posedge clk)begin
	if(cnt == MAX)begin
		cnt <= 1'b0;
		led <= ~led;
	end else begin
		cnt <= cnt + 1'b1;
	end
end
endmodule 

好了，下面我们编写测试用例

`timescale 1ns/1ps
module sim_test1();
	reg clk;
	wire led;
	initial begin
		clk <= 1'b0;
	end
	always #5 clk <= ~clk;
	test1 #(.MAX(10))UUT(
		.clk(clk),
		.led(led)
	);
endmodule 

  #(.MAX(10)) 这段代码就是对UUT这个实例中的长度临时进行了修改，让仿真的时间缩短了。

又因为作为test1的顶层模块并没有变动，所以不会改变配置到FPGA时的效果。当我们把配置文件下载到FPGA中时，会发现led灯还是按照1Hz的频率在闪烁。