• FPGA project ： inf_rcv

    1. module top (
    2.     input       wire            sys_clk     ,
    3.     input       wire            sys_rst_n   ,
    4.     input       wire            inf_in      ,
    5.  
    6.     output      wire            led         ,
    7.     output      wire            ds          ,
    8.     output      wire            oe          ,
    9.     output      wire            shcp        ,
    10.     output      wire            stcp     
    11. );
    12.  
    13.  
    14. // 例化连线
    15.     wire    [7:0]   data        ;
    16.     wire            sign        ;
    17.     wire    [19:00] data_w      ;
    18.     assign          data_w = {12'd0,data} ;
    19.     wire    [05:00] point_w     ;
    20.     assign          point_w = 6'b000000 ;
    21.     wire            sign_w      ;
    22.     assign          sign_w = 1'b0 ;
    23.     wire            seg_en_w    ;
    24.     assign          seg_en_w = 1'b1 ;
    25. inf_rcv inf_rcv_insert(
    26.     .sys_clk                ( sys_clk   ) ,
    27.     .sys_rst_n              ( sys_rst_n ) ,
    28.     .inf_in                 ( inf_in    ) ,
    29.  
    30.     .data                   ( data      ) ,
    31.     .sign                   ( sign      )        
    32. );
    33.  
    34. led led_insert(
    35.     .sys_clk                ( sys_clk   ) ,
    36.     .sys_rst_n              ( sys_rst_n ) ,
    37.     .key_in                 ( sign ) ,
    38.  
    39.     .led_out                ( led  )     
    40. );
    41.  
    42. seg_595_dynamic seg_595_dynamic_insert(
    43.     .sys_clk                ( sys_clk    ) ,
    44.     .sys_rst_n              ( sys_rst_n  ) ,
    45.     .data                   ( data_w     ) ,
    46.     .point                  ( point_w    ) ,
    47.     .sign                   ( sign_w     ) ,
    48.     .seg_en                 ( seg_en_w   ) ,
    49.  
    50.     .ds                     ( ds         ) ,
    51.     .oe                     ( oe         ) ,
    52.     .shcp                   ( shcp       ) ,
    53.     .stcp                   ( stcp       )    
    54. );
    55.  
    56. endmodule
    1. module inf_rcv (
    2.     input       wire            sys_clk     ,
    3.     input       wire            sys_rst_n   ,
    4.     input       wire            inf_in      ,
    5.  
    6.     output      reg     [7:0]   data        ,
    7.     output      reg             sign        
    8. );
    9.     // parameter degine
    10.     parameter       T_9MS    = 19'd450_000 ,
    11.                     T_4_5MS  = 18'd225_000 ,
    12.                     T_2_225MS= 17'd112_500 ,
    13.                     T_560US  = 15'd28_000  ,
    14.                     T_1_69MS = 17'd84_500  ;
    16.     // parameter degine
    17.     localparam      IDLE     = 5'b0_0001 ,
    18.                     TIME_9MS = 5'b0_0010 ,
    19.                     ARBITE   = 5'b0_0100 ,
    20.                     DATA     = 5'b0_1000 ,
    21.                     REPEAT   = 5'b1_0000 ;
    22.  
    23.     // wire signal define 
    24.     wire            nege        ;
    25.     wire            pose        ;
    26.  
    27.  
    28.     // reg signal define
    29.     reg             inf_in_reg0 ;
    30.     reg             inf_in_reg1 ;
    31.     reg             inf_in_reg2 ;
    32.     reg     [ 4:0]  state       ;
    33.     reg     [19:0]  cnt         ; // 虽然最大计数9ms只需19位宽，但还是定义20位宽。
    34.     reg             flag_9ms    ; // 由于设备制造精度与环境因素影响，这个标志信号在指定目标附近拉高即可。
    35.     reg             flag_4_5ms  ;
    36.     reg             flag_2_25ms ;
    37.     reg             flag_560us  ;
    38.     reg             flag_1_69ms ;
    39.     reg     [ 5:0]  cnt_bit     ; // 32 bit 数据
    40.     reg     [31:0]  data_reg    ;
    41.  
    42.  
    43.     // // reg signal define
    44.     // reg             inf_in_reg0 ;
    45.     // reg             inf_in_reg1 ;
    46.     // reg             inf_in_reg2 ;
    47.     always @(posedge sys_clk or negedge sys_rst_n) begin
    48.         if(~sys_rst_n) begin
    49.             inf_in_reg0 <= 1'b1 ;
    50.             inf_in_reg1 <= 1'b1 ;
    51.             inf_in_reg2 <= 1'b1 ;
    52.         end else begin
    53.             inf_in_reg0 <= inf_in      ;
    54.             inf_in_reg1 <= inf_in_reg0 ;
    55.             inf_in_reg2 <= inf_in_reg1 ;
    56.         end
    57.     end
    58.     // // wire signal define 
    59.     // wire            nege        ;
    60.     // wire            pose        ;
    61.     assign  nege = ~inf_in_reg1 &&  inf_in_reg2 ;
    62.     assign  pose =  inf_in_reg1 && ~inf_in_reg2 ;
    63.     // reg     [ 4:0]  state       ;
    64.     always @(posedge sys_clk or negedge sys_rst_n)
    65.         if(~sys_rst_n) 
    66.             state <= IDLE ;
    67.         else case (state)
    68.         IDLE    :if (nege == 1'b1) 
    69.                     state <= TIME_9MS ;
    70.                  else 
    71.                     state <= IDLE ;
    72.         TIME_9MS:if(pose == 1'b1 && flag_9ms == 1'b1) //T_9MS - 19'd100
    73.                     state <= ARBITE ;
    74.                  else if(pose == 1'b1 && flag_9ms == 1'b0)
    75.                     state <= IDLE ;
    76.                  else 
    77.                     state <= TIME_9MS ;
    78.         ARBITE  :if(nege == 1'b1 && flag_4_5ms == 1'b1) // 说明是引导码
    79.                     state <= DATA ;
    80.                  else if(nege == 1'b1 && flag_2_25ms == 1'b1) // 说明是重复码
    81.                     state <= REPEAT ;
    82.                  else if(nege == 1'b1 && flag_4_5ms == 1'b0 && flag_2_25ms == 1'b0)
    83.                     state <= IDLE ;
    84.                  else 
    85.                     state <= ARBITE ;
    86.         DATA    :if((pose == 1'b1 && flag_560us == 1'b1 && cnt_bit == 6'd32) 
    87.                     || (pose == 1'b1 && flag_560us == 1'b0) 
    88.                     || (nege == 1'b1 && ( flag_560us == 1'b0 && flag_1_69ms == 1'b0)))
    89.                     state <= IDLE ;
    90.                  else
    91.                     state <= DATA ;
    92.         REPEAT  :if(pose == 1'b1 )
    93.                     state <= IDLE ;
    94.                  else
    95.                     state <= REPEAT ;
    96.         default : state <= IDLE ;
    97.         endcase
    98.     // reg     [19:0]  cnt         ; // 虽然最大计数9ms只需19位宽，但还是定义20位宽。
    99.     // reg             flag_9ms    ; // 由于设备制造精度与环境因素影响，这个标志信号在指定目标附近拉高即可。
    100.     // reg             flag_4_5ms  ;
    101.     // reg             flag_2_25ms ;
    102.     // reg             flag_560us  ;
    103.     // reg             flag_1_69ms ;
    104.     // reg     [ 5:0]  cnt_bit     ; // 32 bit 数据
    105.     always @(posedge sys_clk or negedge sys_rst_n) begin
    106.         if(~sys_rst_n) begin
    107.             cnt         <= 20'd0 ;
    108.             flag_9ms    <= 1'b0  ;
    109.             flag_4_5ms  <= 1'b0  ;
    110.             flag_2_25ms <= 1'b0  ;
    111.             flag_560us  <= 1'b0  ;
    112.             flag_1_69ms <= 1'b0  ;
    113.             cnt_bit     <= 6'd0  ;
    114.         end else begin
    115.             case (state)
    116.             IDLE    :begin
    117.                         cnt         <= 20'd0 ;
    118.                         flag_9ms    <= 1'b0  ;
    119.                         flag_4_5ms  <= 1'b0  ;
    120.                         flag_2_25ms <= 1'b0  ;
    121.                         flag_560us  <= 1'b0  ;
    122.                         flag_1_69ms <= 1'b0  ;
    123.                         cnt_bit     <= 6'd0  ;
    124.                      end
    125.             TIME_9MS:begin
    126.                         if(pose == 1'b1) begin
    127.                             cnt <= 20'd0 ;
    128.                         end else begin
    129.                             cnt <= cnt + 1'b1 ;
    130.                         end
    131.  
    132.                         if(cnt >= T_9MS - 19'd8000 && cnt <= T_9MS + 19'd8000) // 9ms附近拉高。不能太“离谱”。
    133.                             flag_9ms <= 1'b1 ;
    134.                         else 
    135.                             flag_9ms <= 1'b0 ;
    136.  
    137.                         flag_4_5ms  <= 1'b0  ;
    138.                         flag_2_25ms <= 1'b0  ;
    139.                         flag_560us  <= 1'b0  ;
    140.                         flag_1_69ms <= 1'b0  ;
    141.                         cnt_bit     <= 6'd0  ;
    142.                      end
    143.             ARBITE  :begin
    144.                         if(nege == 1'b1)
    145.                             cnt <= 20'd0 ;
    146.                         else 
    147.                             cnt <= cnt + 1'b1 ;
    148.                         
    149.                         if(cnt >= T_4_5MS - 18'd8000 && cnt <= T_4_5MS + 18'd8000)
    150.                             flag_4_5ms <= 1'b1 ;
    151.                         else 
    152.                             flag_4_5ms <= 1'b0 ;
    153.  
    154.                         if(cnt >= T_2_225MS - 17'd8000 && cnt <= T_2_225MS + 17'd8000)
    155.                             flag_2_25ms <= 1'b1 ;
    156.                         else 
    157.                             flag_2_25ms <= 1'b0 ;
    158.  
    159.                         flag_9ms    <= 1'b0  ;
    160.                         flag_560us  <= 1'b0  ;
    161.                         flag_1_69ms <= 1'b0  ;
    162.                         cnt_bit     <= 6'd0  ;
    163.                         end
    164.             DATA    :begin
    165.                         if(nege == 1'b1 || pose == 1'b1)
    166.                             cnt <= 20'd0 ;
    167.                         else 
    168.                             cnt <= cnt + 1'b1 ;
    169.                         
    170.                         if(cnt >= T_560US - 15'd8000 && cnt <= T_560US + 15'd8000)
    171.                             flag_560us <= 1'b1 ;
    172.                         else 
    173.                             flag_560us <= 1'b0 ;
    174.                         
    175.                         if(cnt >= T_1_69MS - 15'd8000 && cnt <= T_1_69MS + 15'd8000)
    176.                             flag_1_69ms <= 1'b1 ;
    177.                         else 
    178.                             flag_1_69ms <= 1'b0 ;
    179.  
    180.                         flag_9ms    <= 1'b0  ;
    181.                         flag_4_5ms  <= 1'b0  ;
    182.                         flag_2_25ms <= 1'b0  ;
    184.                         if(pose == 1'b1 && flag_560us == 1'b1 && cnt_bit == 6'd32)
    185.                             cnt_bit <= 'd0 ;
    186.                         else if(nege == 1'b1)
    187.                             cnt_bit     <= cnt_bit + 1'b1 ;
    188.                         else 
    189.                             cnt_bit     <= cnt_bit ;
    190.                      end
    191.             REPEAT  :begin
    192.                         cnt         <= 20'd0 ;
    193.                         flag_9ms    <= 1'b0  ;
    194.                         flag_4_5ms  <= 1'b0  ;
    195.                         flag_2_25ms <= 1'b0  ;
    196.                         flag_560us  <= 1'b0  ;
    197.                         flag_1_69ms <= 1'b0  ;
    198.                         cnt_bit     <= 6'd0  ;
    199.                         end
    200.             default:begin
    201.                         cnt         <= 20'd0 ;
    202.                         flag_9ms    <= 1'b0  ;
    203.                         flag_4_5ms  <= 1'b0  ;
    204.                         flag_2_25ms <= 1'b0  ;
    205.                         flag_560us  <= 1'b0  ;
    206.                         flag_1_69ms <= 1'b0  ;
    207.                         cnt_bit     <= 6'd0  ;
    208.                     end
    209.             endcase
    210.         end
    211.     end
    213.     // reg [31:0]       data_reg    ;
    214.     always @(posedge sys_clk or negedge sys_rst_n)
    215.         if(~sys_rst_n)
    216.             data_reg <= 31'd0 ;
    217.         else if(state == DATA && nege == 1'b1 && cnt_bit <= 6'd31 && flag_1_69ms == 1'b1)
    218.             data_reg[cnt_bit] <= 1'b1 ;
    219.         else if(state == DATA && nege == 1'b1 && cnt_bit <= 6'd31 && flag_560us == 1'b1)
    220.             data_reg[cnt_bit] <= 1'b0 ;
    221.         else 
    222.             data_reg <= data_reg ;
    223.  
    224.     // output signal 
    225.     // reg     [7:0]   data        ,
    226.     always @(posedge sys_clk or negedge sys_rst_n)
    227.         if(~sys_rst_n)
    228.             data <= 8'd0 ;
    229.         else if((data_reg[23:16] == ~data_reg[31:24]) && (data_reg[7:0] == ~data_reg[15:8]))
    230.             data <= data_reg[23:16] ;
    231.         else 
    232.             data <= data ;
    233.     // reg             sign   
    234.     always @(posedge sys_clk or negedge sys_rst_n)
    235.         if(~sys_rst_n) 
    236.             sign <= 1'b0 ;
    237.         else if(state == REPEAT)
    238.             sign <= 1'b1 ; 
    239.         else 
    240.             sign <= 1'b0 ;
    241. endmodule
    1. module led(
    2.     input           sys_clk ,
    3.     input           sys_rst_n ,
    4.     input           key_in      ,
    5.  
    6.     output    wire   led_out     
    7. );
    8.     reg   key_in_reg1 ;
    9.     reg   key_in_reg2 ;
    10.     wire  pose        ;
    11.     reg   [24:0]    cnt_500ms   ; // 24_999_999
    12.     always @(posedge sys_clk or negedge sys_rst_n) begin
    13.         if(~sys_rst_n) begin
    14.             key_in_reg1 <= 1'b0 ;
    15.             key_in_reg2 <= 1'b0 ;
    16.         end else begin
    17.             key_in_reg1 <= key_in ;
    18.             key_in_reg2 <= key_in_reg1 ;
    19.         end
    20.     end
    21.     assign pose = ~key_in_reg2 && key_in_reg1 ;
    22.     always @(posedge sys_clk or negedge sys_rst_n) begin
    23.         if(~sys_rst_n) begin
    24.             cnt_500ms <= 25'd0 ;
    25.         end else begin
    26.             if(cnt_500ms == 25'd0 && pose == 1'b1) begin
    27.                 cnt_500ms <= 25'd24_999_999 ;
    28.             end else begin
    29.                 if(cnt_500ms == 25'd0) begin
    30.                     cnt_500ms <= cnt_500ms ;
    31.                 end else begin
    32.                     cnt_500ms <= cnt_500ms - 1'b1 ;
    33.                 end
    34.             end
    35.         end
    36.     end
    37.     assign led_out = (cnt_500ms == 0) ? 1'b1 : 1'b0 ;  // 低电平亮。
    38.     
    39. endmodule

     

    1. `timescale 1ns/1ns
    2. module test_inf_rcv();
    3.     reg             sys_clk     ;
    4.     reg             sys_rst_n   ;
    5.     reg             inf_in      ;
    6.  
    7.     wire    [7:0]   data        ;
    8.     wire            sign        ;
    9.  
    10. // Instantiation
    11. inf_rcv inf_rcv_insert(
    12.     .sys_clk        ( sys_clk    ) ,
    13.     .sys_rst_n      ( sys_rst_n  ) ,
    14.     .inf_in         ( inf_in     ) ,
    15.  
    16.     .data           ( data       ) ,
    17.     .sign           ( sign       )        
    18. );
    19.     parameter CYCLE = 20 ;
    20.     initial begin
    21.         sys_clk    = 1'b1 ;
    22.         sys_rst_n <= 1'b0 ;
    23.         inf_in    <= 1'b1 ;
    24.         #( CYCLE * 10 )   ;
    25.         sys_rst_n <= 1'b1 ;
    26.         #( CYCLE * 500  ) ;
    27.  
    28. // 引导码
    29.         inf_in <= 1'b0 ;
    30.         #(9_000_000)   ;
    31.         inf_in <= 1'b1 ;
    32.         #(4_500_000)   ;
    33. // 地址码 8'h57 0101_0111 1110_1010
    34.         inf_in <= 1'b0 ; // 1
    35.         #(560_000)     ;
    36.         inf_in <= 1'b1 ;
    37.         #(1690_000)    ;
    38.         inf_in <= 1'b0 ; // 1
    39.         #(560_000)     ;
    40.         inf_in <= 1'b1 ;
    41.         #(1690_000)    ;
    42.         inf_in <= 1'b0 ; // 1
    43.         #(560_000)     ;
    44.         inf_in <= 1'b1 ;
    45.         #(1690_000)    ;
    46.         inf_in <= 1'b0 ; // 0
    47.         #(560_000)     ;
    48.         inf_in <= 1'b1 ;
    49.         #(560_000)     ;
    50.         inf_in <= 1'b0 ; // 1
    51.         #(560_000)     ;
    52.         inf_in <= 1'b1 ;
    53.         #(1690_000)    ;
    54.         inf_in <= 1'b0 ; // 0
    55.         #(560_000)     ;
    56.         inf_in <= 1'b1 ;
    57.         #(560_000)     ;
    58.         inf_in <= 1'b0 ; // 1
    59.         #(560_000)     ;
    60.         inf_in <= 1'b1 ;
    61.         #(1690_000)    ;
    62.         inf_in <= 1'b0 ; // 0
    63.         #(560_000)     ;
    64.         inf_in <= 1'b1 ;
    65.         #(560_000)     ;
    66. // 地址反码 8'hA8 1010_1000 0001_0101
    67.         inf_in <= 1'b0 ; // 0
    68.         #(560_000)     ;
    69.         inf_in <= 1'b1 ;
    70.         #(560_000)     ;
    71.         inf_in <= 1'b0 ; // 0
    72.         #(560_000)     ;
    73.         inf_in <= 1'b1 ;
    74.         #(560_000)     ;
    75.         inf_in <= 1'b0 ; // 0
    76.         #(560_000)     ;
    77.         inf_in <= 1'b1 ;
    78.         #(560_000)     ;
    79.         inf_in <= 1'b0 ; // 1
    80.         #(560_000)     ;
    81.         inf_in <= 1'b1 ;
    82.         #(1690_000)    ;
    83.         inf_in <= 1'b0 ; // 0
    84.         #(560_000)     ;
    85.         inf_in <= 1'b1 ;
    86.         #(560_000)     ;
    87.         inf_in <= 1'b0 ; // 1
    88.         #(560_000)     ;
    89.         inf_in <= 1'b1 ;
    90.         #(1690_000)    ;
    91.         inf_in <= 1'b0 ; // 0
    92.         #(560_000)     ;
    93.         inf_in <= 1'b1 ;
    94.         #(560_000)     ;
    95.         inf_in <= 1'b0 ; // 1
    96.         #(560_000)     ;
    97.         inf_in <= 1'b1 ;
    98.         #(1690_000)    ;
    99. // 数据码 8'h22 0010_0010 0100_0100
    100.         inf_in <= 1'b0 ; // 0
    101.         #(560_000)     ;
    102.         inf_in <= 1'b1 ;
    103.         #(560_000)     ;
    104.         inf_in <= 1'b0 ; // 1
    105.         #(560_000)     ;
    106.         inf_in <= 1'b1 ;
    107.         #(1690_000)    ;
    108.         inf_in <= 1'b0 ; // 0
    109.         #(560_000)     ;
    110.         inf_in <= 1'b1 ;
    111.         #(560_000)     ;
    112.         inf_in <= 1'b0 ; // 0
    113.         #(560_000)     ;
    114.         inf_in <= 1'b1 ;
    115.         #(560_000)     ;
    116.         inf_in <= 1'b0 ; // 0
    117.         #(560_000)     ;
    118.         inf_in <= 1'b1 ;
    119.         #(560_000)     ;
    120.         inf_in <= 1'b0 ; // 1
    121.         #(560_000)     ;
    122.         inf_in <= 1'b1 ;
    123.         #(1690_000)    ;
    124.         inf_in <= 1'b0 ; // 0
    125.         #(560_000)     ;
    126.         inf_in <= 1'b1 ;
    127.         #(560_000)     ;
    128.         inf_in <= 1'b0 ; // 0
    129.         #(560_000)     ;
    130.         inf_in <= 1'b1 ;
    131.         #(560_000)     ;
    132. // 数据反码 8'hDD 1101_1101 1011_1011
    133.         inf_in <= 1'b0 ; // 1
    134.         #(560_000)     ;
    135.         inf_in <= 1'b1 ;
    136.         #(1690_000)    ;
    137.         inf_in <= 1'b0 ; // 0
    138.         #(560_000)     ;
    139.         inf_in <= 1'b1 ;
    140.         #(560_000)     ;
    141.         inf_in <= 1'b0 ; // 1
    142.         #(560_000)     ;
    143.         inf_in <= 1'b1 ;
    144.         #(1690_000)    ;
    145.         inf_in <= 1'b0 ; // 1
    146.         #(560_000)     ;
    147.         inf_in <= 1'b1 ;
    148.         #(1690_000)    ;
    149.         inf_in <= 1'b0 ; // 1
    150.         #(560_000)     ;
    151.         inf_in <= 1'b1 ;
    152.         #(1690_000)    ;
    153.         inf_in <= 1'b0 ; // 0
    154.         #(560_000)     ;
    155.         inf_in <= 1'b1 ;
    156.         #(560_000)     ;
    157.         inf_in <= 1'b0 ; // 1
    158.         #(560_000)     ;
    159.         inf_in <= 1'b1 ;
    160.         #(1690_000)    ;
    161.         inf_in <= 1'b0 ; // 1
    162.         #(560_000)     ;
    163.         inf_in <= 1'b1 ;
    164.         #(1690_000)    ;
    165. // 结束码 
    166.         inf_in <= 1'b0 ;
    167.         #(560_000)     ;
    168.         inf_in <= 1'b1 ;
    169.         #(1_000_000)   ;
    170. // 重复码 
    171.         inf_in <= 1'b0 ;
    172.         #(9_000_000)   ;
    173.         inf_in <= 1'b1 ;
    174.         #(2_250_000)   ;
    175. // 结束码 
    176.         inf_in <= 1'b0 ;
    177.         #(560_000)     ;
    178.         inf_in <= 1'b1 ;
    179.         #(1_000_000)   ;
    180.         $stop             ;
    181.     end
    182.     always #( CYCLE / 2 ) sys_clk = ~sys_clk ;
    183.  
    184.  
    185. endmodule

     

     

    其他模块是之前的。

    已上板验证成功。

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  • 原文地址：https://blog.csdn.net/Meng_long2022/article/details/133033846