祖冲之序列密码算法高性能硬件实现关键技术研究

摘

要

祖冲之序列密码算法是我国自主设计的应用于LTE网络的国际加密标准。为适应服务器对数据实时高速加密传输、备份的需求，结合相关算法结构及特性，提出了两种基于现场可编程逻辑门阵列的祖冲之序列密码算法高效实现方案，应用了比特模加优化结构和并行流水线结构。实验最终在XILINX Kintex-7 FPGA平台上对设计进行了仿真和实现，并对其运行时的性能和消耗面积结果进行评估，实际结果运行达到6.4 Gbit/s的吞吐量。

内容目录

1　ZUC 在 FPGA 上的实现

1.1　基础：四级流水线结构

1.2　贡献点：完善的四级流水线

1.2.1　算法体系结构

1.2.2　流水线过程分析

1.2.3　具体优化点

1.3　创新点：改进的五级流水线

1.3.1　算法体系结构

1.3.2　流水线过程分析

1.3.3　具体优化点

2　实验结果

2.1　仿真及 FPGA 测试结果

2.2　算法系统关键路径对比

3　结  语

祖冲之序列密码算法(ZUC)是我国国产的序列密码算法，现已成为ISO/IEC国际标准。通过分析发现，在增大ZUC硬件实现操作频率同时减少产生密钥字的时钟周期数的情况下，其实际运行的吞吐量能得到显著的提升。基于此，在本文对ZUC的硬件实现设计中，将着重优化线性反馈移位寄存器(Linear Feedback Shift Register，LFSR)的更新过程耗时和读取S盒的面积消耗。

针对LFSR更新路径的优化设计，郭泓键等人提出了使用“循环左移”运算替代“2的幂指数乘法”运算的设计方案，这一思路为本文提供了基础优化策略。在第十一届国际信息与通信安全会议上，Wang等人提出了实现ZUC在现场可编程