基于Verilog搭建一个卷积运算单元的简单实现

前言

基于Verilog实现卷积神的运算需要，有3个要素，即图片数据、滤波器权值数据和乘加运算，一个基本的卷积运算过程如图1所示，本博客是在前文（1. Vivado简单双端口RAM 使用，问题探析 和基于verilog的CNN搭建缓存图片数据浅析）分析的基础上，系统地说明卷积实现过程，主要包括代码分析和仿真，旨在自我学习记录。为了加深理解，便于仿真实现，本文模拟了一个大小为5×5大小图片结和1个2×2的滤波器进行卷积运算，注意：本实验没有考虑偏置项。