常用组合逻辑verilog实现之8-3优先编码器

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一、问题描述

本例中将实现一个8-3优先编码器。优先编码器允许多个输入信号同时有效，输出针对优先级别高的信号进行编码。

8-3优先编码器有对应的芯片实现比如TI公司的CD4532，可以从下面链接下载其手册。

CD4532数据手册

8-3优先编码器的内部门级结构图如下（来自CD4532手册）：

8-3优先编码器的真值表如下所示：

注意：上面真值表有一个Eo信号，它的功能是对下一级输出使能信号，用于两个或多个CD4532的级联。GS信号表示优先编码器是否处于工作状态，等于1时表示 其正常工作。

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二、verilog源码