Verilog中关于reg [3:0] a [7:0] 和 reg [3:0] [7:0] a的区别

Verilog中关于reg [3:0] a [7:0] 和 reg [3:0] [7:0] a的区别:

1，reg [3:0] a [7:0]; // 8个4bit
// 有8个地址，每个地址对应1个4bit数据(4个寄存器a)。
// 宽度是4，深度是8；

2，reg [3:0] [7:0] a; 
// 4个字节组装成32bit，systemverilog特有的pack类型。
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