基于FPGA的高速电路板设计

目录

1、PCB材料选择

 2、PCB上的传输线走线

 3、阻抗计算

4、降低串扰和维持信号完整性的布线方法

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随着器件引脚密度和系统频率的增大，PCB布 板越来越复杂。成功的高速电路板应能够高效地集成器件和其他模块，避免出现与高速I/O标准不符的信号传输问题。Altera器件具有高速I/O引脚，支持多种高速特性，边沿速率不到100bps,因此要实现成功的设计，需要:

（1）对所有器件进行电源滤波，均匀分配电源，降低系统噪声

（2）匹配信号线，减小信号反射

（3）降低并行走线之间的串扰

（4）减小地反弹效应

（5）进行阻抗匹配

1、PCB材料选择

 

 2、PCB上的传输线走线

 3、阻抗计算

高速电路设计以及模拟电路设计都需要进行阻抗控制，这里并不是说在设计PCB的时候完成阻抗控制，而是电路设计要在PCB走线的时候尽量做到阻抗控制。这样，当设计文件交给生产厂家时，才能有裕量以便从容进行阻抗控制。

基本阻抗控制的原则是:单端走线控制阻抗为50Ω;差分走线控制阻抗为100Ω。生产厂家阻抗控制的偏差范围一般为正负 5%左右。

计算走线阻抗需要前面两节绍的介电常数以及传输线形式等参数，可以使用SI9ooo这款软件进行计算。该软件集成了不同走线情况下的各种模型，输入相关参数就可以计算出走线所需要的线宽以及线间距等。

4、降低串扰和维持信号完整性的布线方法

减小微带线或带状线布局串扰的方法是:

在布线要求允许的范围内，尽可能地加宽信号线之间的距离。走线之间尽量不要靠近，距离保持在介质高度的3倍以上。

传输线设计要使导体尽可能靠近地平面。这一方法使得传输线能够与地平面紧耦合，有助于和邻近信号去耦合。

尽可能使用差分布线方法，特别是关键网络(例如匹配长度以及每条走线串通回转等)

如果存在明显的耦合，应在不同层之间布设互相垂直的单端信号。

减小单端信号之间并行走线的长度，以较短的并行走线布线，以减小网络之间的长耦合走线。

 

 

 可以参考以下内容对差分对进行布线:

（1）确保D>2S，以减小两个差分对串扰。

（2）为了诚小反射噪声，差分走线离开器件时使差分对走线S= 3H。

（3）在整条走线上，保持差分对走线之间的距离不变。

（4）保持两条差分走线的长度相同，以降低偏移和相差。

（5）避免使用多个过孔。这些过孔会导致阻抗不匹配并带来寄生电感。

除了以上差分布线的基本原则外，为了减少串扰以及阻抗控制，还应该注意遵循以下原则:

（1）不要将发送端线靠近接收端线。

（2）相邻信号层不要布平行差分走线，而应该使用正交走线。

 

 本文来自《FPGA设计实战演练》王敏志的book