参考文档：
Documentation – Arm Developer
ARM Generic Interrupt Controller Architecture Specification
目录
1，软件中断Software Generated Interrupt (SGI)
Private Peripheral Interrupt (PPI)
Shared Peripheral Interrupt (SPI)
ARM提供了一个可用于ARMv8-A系统的通用中断控制器GIC，这个中断控制器的编程接口在GIC架构中定义。通用中断控制器(GIC)支持多核系统中cores之间由软件生成（SGI）、私有（PPI）和共享外设（SPI）中断的路由。
GIC架构还提供了可用于管理中断源和行为的寄存器，以及(在多核系统中)将中断路由到各个core的寄存器。它使软件能够屏蔽、启用和禁用来自单个源的中断，对单个中断源(在硬件上)进行优先级排序，并生成软件中断。GIC接受在系统级别断言的中断，并可以向它所连接的每个core发出信号，可能导致IRQ或FIQ异常。
GIC可用于ARM A系列和R系列的单core或者多core的架构，在至少1个core的系统中管理中断，它支持：
GIC主要有两大功能模块，分发器（Distributor）和CPU接口（CPU Interface）：
在软件层面，中断由一个称为中断ID的数字标识。中断ID与中断源一一对应，软件可以使用中断ID来识别中断的来源，并调用相应的处理程序来为中断提供服务。此外，显示给软件的确切中断ID是由系统设计决定的。
以下状态适用于GIC和连接的处理器之间的每个接口：
| Inactive（非活跃） | 不是活动的或挂起的中断，这意味着当前还没有断言（assert）中断。 | |
| Pending（挂起） | 已经被断言（asserted），但是等待core进行处理。挂起的中断将会被转发到CPU interface，然后会被core进行处理。 | |
| Active（活跃） | 该中断已被core确认，正在处理，但尚未完成。 | |
| Active and pending（活跃并挂起） | 一个core正在处理中断，而GIC有一个来自同一源的挂起的中断。 |
中断的优先级和可以被转发到的core列表都在Distributor中配置，Distributor确定可以传递到core的处于pending状态的最高优先级的中断， 然后转发到与该core相连的CPU interface。在CPU interface中，中断被依次发送给core，然后在core中会发生FIQ或者IRQ异常。
Core会执行异常处理器（exception handler），handler必须从CPU interface 寄存器中获取到该中断的ID号，然后开始处理中断源。当处理完成后，handler必须对CPU interface的寄存器（EOI）进行写入，以说明中断处理完成。
一个中断状态变化过程：
在Distributor中有相关寄存器能显示不同中断ID的当前中断状态，GIC提供寄存器来控制SPI中断转发到哪些core。这种机制使操作系统能够在core之间进行共享和分发中断。
这是由软件显式生成的，通过写入专用的Distributor寄存器，即Software Generated Interrupt Register (GICD_SGIR)。它最常用于core间通信。可以针对所有SGI，也可以针对系统中选定的一组cores。中断ID为0-15。用于给定中断的中断ID是由生成它的软件设置的。
SGI具有边缘触发属性。中断的软件触发相当于中断请求信号的边缘转移。
当一个SGI在多处理器实现中发生时，Interrupt Acknowledge Register，GICC_IAR的CPUID字段（或者是Aliased Interrupt Acknowledge Register，GICC_AIAR）可以确认是哪个core在请求中断。
外设中断可分为私有外设中断（Private Peripheral Interrupt，PPI）和共享外设中断（Shared Peripheral Interrupt，SPI）：
特定于单个处理器的外设中断，这是一个全局外设中断，Distributor可以将其路由到一个或多个指定的cores。中断ID为16-31。这些ID标识了core私有的中断源，并且独立于另一个core上的同一中断源。
Distributor可以将其路由到任何指定的处理器组合。这是由一个外设生成的中断，GIC可以将它路由到一个到多个core。中断号为32-1020。SPI用于从整个系统可访问的各种外设发出信号中断。
每个外设中断也可以分为边缘触发中断和电平敏感中断：
这是一种在检测到中断信号的上升边缘时断言的中断，然后不管信号的状态如何，都保持断言，直到被本规范定义的条件清除为止。
当中断信号级别是活动的时候就断言，当中断信号级别不是活动的时候就撤销断言。
GIC作为内存映射的外设被访问，所有的core都可以访问公共的Distributor，但是CPU interface 是banked的，这意味着，每个core可以使用相同的地址来访问它们各自私有的CPU interface，但是一个core不能访问其他core的CPU interface。
Distributor中有一系列的寄存器用来配置每个独立中断的属性，可以配置的属性包括：
Distributor还提供了优先级屏蔽(priority masking)，相当于优先级阈值，通过它，低于某个优先级的中断将被阻止到达core。Distributor在确定是否可以将pending中断转发到特定的核心时使用此方法。此外，每个core与之相连的CPU interface可以实现对中断更精细的控制。
Distributor和CPU interface都会在reset的时候被disable，GIC必须在reset之后进行初始化，以便可以将中断传递到core中。
在Distributor中，软件必须配置：优先级，目标core，安全性以及enable 状态等属性，随后必须通过其控制寄存器(GICD_CTLR)启用Distributor。
对于每个CPU interface，软件必须编写控制中断的优先级掩码priority mask以及抢占设置preemption settings（中断抢占，即中断嵌套）。每个cpu interface接口必须通过控制寄存器(GICD_CTLR)来使能，然后GIC才可以将中断转发到指定core中。
在core预期中断到来之前，软件通过需在中断向量表中设置有效的中断向量，在PSTATE中清除中断掩码位，以及设置路由控制，让core接收中断。
系统的完整的中断机制可以通过disable Distributor来禁止，中断传递到core中的功能也可以通过disable CPU interface来禁用，此外，每个独立的中断也可以在Distributor阶段被使能或者禁止。
所以中断若想传递到core中，Distributor和CPU interface都必须被使能，并且需要足够的优先级（高于在优先级阈值）。
虚假中断ID 1023是个保留值，不能分配给任何设备，当顶层中断handler读到这个值时，它将完成它的执行，并且准备将core恢复上下文（在处理中断前的状态）。