【从零开始学习 SystemVerilog】8.6、SystemVerilog 约束—— inside constraint

SystemVerilog中的inside关键字允许检查给定值是否在使用inside短语指定的范围内。除了用作约束之外，还可以在if和其他条件语句中使用。

语法

<variable> inside {
   <values or range>}

// Inverted "inside"
!(<variable> inside {
   <values or range>})
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举例：

m_var inside