【从零开始学习 SystemVerilog】6.5、SystemVerilog 接口—— Clocking Blocks（上）

默认情况下，模块端口（ports）和接口（interfaces）不指定信号之间的任何定时要求或同步方案。在计时和结束计时之间定义的计时块正是这样做的。它是与特定时钟同步的信号集合，有助于指定时钟和信号之间的时序要求。

这将允许测试编写者更多地关注事务（transactions ），而不是担心信号何时与时钟交互。TestBench可以有许多时钟块，但每个时钟只有一个块。

语法

[default] clocking [identifier_name] @ [event_or_identifier]
	default input #[delay_or_edge]
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