【从零开始学习 SystemVerilog】6.2、SystemVerilog 接口—— Interface 介绍 - 码农知识堂 - 文章详情页

【从零开始学习 SystemVerilog】6.2、SystemVerilog 接口—— Interface 介绍
文章目录
- 语法
  
  使用Verilog设计的接口
  
  使用SystemVerilog设计的接口
  
  它与Verilog有什么不同？
  
  使用Verilog端口
  
  使用SystemVerilog接口
  
  Interface Array
SystemVerilog接口允许我们将多个信号组合在一起，并将它们表示为一个端口。所有这些信号都可以在一个地方声明和维护，并且易于维护。接口内的信号由接口实例句柄访问。

语法

接口块在interface 和endinterface关键字中定义和描述。它可以像模块一样实例化，有端口或没有端口。
```
interface [name] ([port_list]
```
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