循环是一段不断重复执行的代码。条件语句通常包含在循环中，以便在条件变为真时终止。如果循环永远运行，则仿真将无限期挂起。
SystemVerilog中不同类型的循环结构如下表所示。
| 循环结构 | 描述 |
|---|---|
| forever | 永远运行给定的语句集 |
| repeat | 将给定的语句集重复给定次数 |
| while | 只要给定条件为真，就重复给定的状态集 |
| for | 类似于while循环，但更为精简和流行 |
| do while | 至少重复一次给定的语句集，然后只要条件为真就循环 |
| foreach | 主要用于遍历数组中的所有元素 |
这是一个无限循环，就像