【Verilog基础】8.加法器

半加器

半加器电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。

module half_add4(a,b,sum,cout);
    input a,b;
    output sum,cout;
    reg sum,cout;
always @(a or b)
    begin
        sum= a^b;
        cout=a&b;
    end
endmodule

全加器

module full_add3(a,b,cin,sum,cout);
    input a,b,cin;
    output sum,cout;
    assign {cout,sum}=a+b+cin;
endmodule

8 位并行加法器

module add_bx(cout,sum,a,b,cin);
    output[7:0] sum;
    output cout;
    input[7:0] a,b;
    input cin;
    assign {cout,sum}=a+b+cin;
endmodule

8 位超前进位加法器

module add_ahead(sum,cout,a,b,cin);
    output[7:0] sum;
    output cout;
    input[7:0] a,b;
    input cin;
    wire[7:0] G,P;
    wire[7:0] C,sum;
assign G[0]=a[0]&b[0]; //产生第 0 位本位值和进位值
assign P[0]=a[0]|b[0];
assign C[0]=cin;
assign sum[0]=G[0]^P[0]^C[0];
assign G[1]=a[1]&b[1]; //产生第 1 位本位值和进位值
assign P[1]=a[1]|b[1];
assign C[1]=G[0]|(P[0]&cin);
assign sum[1]=G[1]^P[1]^C[1];
assign G[2]=a[2]&b[2]; //产生第 2 位本位值和进位值
assign P[2]=a[2]|b[2];
assign C[2]=G[1]|(P[1]&C[1]);
assign sum[2]=G[2]^P[2]^C[2];
assign G[3]=a[3]&b[3]; //产生第 3 位本位值和进位值
assign P[3]=a[3]|b[3];
assign C[3]=G[2]|(P[2]&C[2]);
assign sum[3]=G[3]^P[3]^C[3];
assign G[4]=a[4]&b[4]; //产生第 4 位本位值和进位值
assign P[4]=a[4]|b[4];
assign C[4]=G[3]|(P[3]&C[3]);
assign sum[4]=G[2]^P[2]^C[2];
assign G[5]=a[5]&b[5]; //产生第 5 位本位值和进位值
assign P[5]=a[5]|b[5];
assign C[5]=G[4]|(P[4]&C[4]);
assign sum[5]=G[5]^P[5]^C[5];
assign G[6]=a[6]&b[6]; //产生第 6 位本位值和进位值
assign P[6]=a[6]|b[6];
assign C[6]=G[5]|(P[5]&C[5]);
assign sum[6]=G[6]^P[6]^C[6];
assign G[7]=a[7]&b[7]; //产生第 7 位本位值和进位值
assign P[7]=a[7]|b[7];
assign C[7]=G[6]|(P[6]&C[6]);
assign sum[7]=G[7]^P[7]^C[7];
assign cout=G[7]|(P[7]&C[7]); //产生最高位进位输出
endmodule

半减器

 
module half_sub(dout,cout,a,b);
    output dout,cout; //差位、借位
    input a,b; //被减数、减数
    reg dout,cout;
always @(*)
     begin
         dout=a^b;
         cout=(~a)&b;
     end
endmodule

减法器-带借位

module sub(dout,cout,a,b,ci);
    output dout,cout; //差值、借位
    input a,b,ci; //被减数、减数、低位借位
 
assign dout=a^b^ci;
assign cout=(~a&b) |(~a&ci) |(~b&ci) 
endmodule

减法器的原理，门电路可以参考：【HDL系列】半减器、全减器和减法器原理和设计_纸上谈芯的博客-CSDN博客_半减器的逻辑表达式和真值表