本文是Xilinx ISE系列教程的第5篇文章。
Xilinx ISE FPGA开发环境提供了完整的综合报告查看,包括总的资源占用率、子模块级资源占用率、时序报告、时钟报告、管脚约束等等。
ISE默认是不生成子模块资源占用报告的,如果点击Module Level Utilization,会提示报告未生成
Module Level Utilization
需要我们手动设置一下,才能查看。在Map工具右键,选择Process Properties
Map
Process Properties
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