• 【HDLBits 刷题 9】Circuits（5）Finite State Manchines 1-9

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    写在前面

    Finite State Manchines

    Fsm1

    Fsm1s

    Fsm2

    Fsm2s

    Fsm3comb

    Fsm3onehot

    Fsm3

    Fsm3s

    Design a Moore FSM

    写在前面

    HDLBits 刷题来到了最为重要的一部分---有限状态机，都说 Verilog 设计的精髓就是状态机的设计，可见状态机设计的重要性，通过三十多道的状态机的练习，可以更加熟悉状态机设计的要点，通常都设计为三段式，这样设计的状态机层次清晰且易于设计，时序上更为易懂。以下的解题方法不一定为最佳解决方案，有更好的方法欢迎提出，共同学习，共同进步！

    Finite State Manchines

    Fsm1

    设计一个摩尔状态机，具有两种状态，一种输入和一种输出。实现此状态机。请注意，重置状态为 B。使用异步重置。

    1. module top_module(
    2.     input     clk,
    3.     input     areset,    // Asynchronous reset to state B
    4.     input     in,
    5.     output    out
    6. ); 
    7. //状态申明
    8. parameter  A  =  0;
    9. parameter  B  =  1; 
    10. reg        state;
    11. reg        next_state;
    12.  
    13. //状态机第一段，起始状态
    14. always @(posedge clk or posedge areset) begin    
    15.     if (areset) begin
    16.     	state <= B;
    17.     end
    18.     else begin
    19.     	state <= next_state;
    20.     end
    21. end
    22.  
    23. //状态机第二段，状态的跳转
    24. always @(*) begin
    25. 	next_state = state;
    26. 	case(state)
    27. 		B:
    28. 			case(in)
    29. 				0 : next_state = A;
    30. 				1 : next_state = B;
    31. 			endcase
    32. 		A : 
    33. 			case(in)
    34. 				0 : next_state = B;
    35. 				1 : next_state = A;
    36. 			endcase
    37. 		default: 
    38. 			next_state = B;
    39. 	endcase
    40. end
    41. //状态机第三段，在每个状态的输出
    42. assign out = (state == B);
    43.  
    44. endmodule

    Fsm1s

    一个摩尔状态机，具有两种状态，一种输入和一种输出。实现此状态机。请注意，重置状态为 B。使用同步复位。

    1. module top_module(clk, reset, in, out);
    2.     input     clk;
    3.     input     reset;    // Synchronous reset to state B
    4.     input     in;
    5.     output    out; 
    6.  
    7. parameter  A = 0;
    8. parameter  B = 1;
    9.  
    10. reg       out;
    11. reg       present_state;
    12. reg       next_state;
    13.  
    14. //状态机第一段，初始状态，非阻塞逻辑
    15. always @(posedge clk) begin
    16. 	if (reset) begin
    17. 		present_state <= B;
    18. 	end
    19. 	else begin
    20. 		present_state <= next_state;
    21. 	end
    22. end
    23.  
    24. //状态机第二段，状态转移，阻塞赋值
    25. always @(*) begin
    26. 	next_state = present_state;
    27. 	case(present_state)
    28. 		B: 
    29. 			case(in)
    30. 				1: next_state = B;
    31. 				0: next_state = A;
    32. 			endcase
    33. 		A: 
    34. 			case(in)
    35. 				1: next_state = A;
    36. 				0: next_state = B;
    37. 			endcase
    38. 	endcase
    39. end
    40.  
    41. //状态机第三段，状态输出
    42. assign out = (present_state==B);
    43.  
    44. endmodule

    Fsm2

    这是一个摩尔状态机，有两个状态，两个输入和一个输出。实现此状态机。使用异步重置。

    1. module top_module(
    2.     input     clk,
    3.     input     areset,    // Asynchronous areset to OFF
    4.     input     j,
    5.     input     k,
    6.     output    out
    7. );  
    8.  
    9. parameter  OFF = 0;
    10. parameter  ON  = 1;
    11.  
    12. reg       state;
    13. reg       next_state;
    14.  
    15. //状态机第一段，初始状态，非阻塞逻辑
    16. always @(posedge clk or posedge areset) begin
    17. 	if (areset) begin
    18. 		state <= OFF;
    19. 	end
    20. 	else begin
    21. 		state <= next_state;
    22. 	end
    23. end
    24.  
    25. //状态机第二段，状态转移，阻塞赋值
    26. always @(*) begin
    27. 	next_state = state;
    28. 	case(state)
    29. 		OFF: 
    30. 			case(j)
    31. 				1: next_state = ON;
    32. 				0: next_state = OFF;
    33. 			endcase
    34. 		ON: 
    35. 			case(k)
    36. 				1: next_state = OFF;
    37. 				0: next_state = ON;
    38. 			endcase
    39. 	endcase
    40. end
    41.  
    42. //状态机第三段，状态输出
    43. assign out = (state==ON);
    44.  
    45. endmodule

    Fsm2s

    这是一个摩尔状态机，有两个状态，两个输入和一个输出。实现此状态机。使用同步复位。

    1. //`timescale 100ps / 1ps
    2. //
    3. // Stage: Finite_State_Manchines 
    4. // Engineer: LQC
    5. // Create Date: 2022/08/06
    6. // Design Name: 
    7. // Module Name: top_module
    8. // Description:    
    9. //   摩尔状态机，有两个状态，两个输入和一个输出。
    10. //   实现此状态机。使用同步重置。
    11. //
    12.  
    13. module top_module(
    14.     input     clk,
    15.     input     reset,    // Asynchronous reset to OFF
    16.     input     j,
    17.     input     k,
    18.     output    out
    19. );  
    20.  
    21. parameter  OFF = 0;
    22. parameter  ON  = 1;
    23.  
    24. reg       state;
    25. reg       next_state;
    26.  
    27. //状态机第一段，初始状态，非阻塞逻辑
    28. always @(posedge clk) begin
    29. 	if (reset) begin
    30. 		state <= OFF;
    31. 	end
    32. 	else begin
    33. 		state <= next_state;
    34. 	end
    35. end
    36.  
    37. //状态机第二段，状态转移，阻塞赋值
    38. always @(*) begin
    39. 	next_state = state;
    40. 	case(state)
    41. 		OFF: 
    42. 			case(j)
    43. 				1: next_state = ON;
    44. 				0: next_state = OFF;
    45. 			endcase
    46. 		ON: 
    47. 			case(k)
    48. 				1: next_state = OFF;
    49. 				0: next_state = ON;
    50. 			endcase
    51. 	endcase
    52. end
    53.  
    54. //状态机第三段，状态输出
    55. assign out = (state==ON);
    56.  
    57. endmodule

    Fsm3comb

    以下是摩尔状态机的状态转换表，该状态机具有一个输入、一个输出和四个状态。使用以下状态编码：A=2'b00、B=2'b01、C=2'b10、D=2'b11。

    仅实现此状态机的状态转换逻辑和输出逻辑（组合逻辑部分）。给定当前状态，根据状态转换表计算和输出 。

    1. module top_module(
    2.     input          in,
    3.     input  [1:0]   state,
    4.     output [1:0]   next_state,
    5.     output         out
    6. );
    7.  
    8.     parameter A=0, B=1, C=2, D=3;
    9. always @(*) begin
    10. 	case(state)
    11. 		A:
    12. 			case(in)
    13. 				0: next_state = A;
    14. 				1: next_state = B;
    15. 			endcase
    16. 		B:
    17. 			case(in)
    18. 				0: next_state = C;
    19. 				1: next_state = B;
    20. 			endcase
    21. 		C:
    22. 			case(in)
    23. 				0: next_state = A;
    24. 				1: next_state = D;
    25. 			endcase
    26. 		D:
    27. 			case(in)
    28. 				0: next_state = C;
    29. 				1: next_state = B;
    30. 			endcase
    31. 		default:
    32. 			next_state = A;
    33. 	endcase
    34. end
    35.  
    36. assign out = (state==D);
    37.  
    38.  
    39. endmodule

    Fsm3onehot

    以下是摩尔状态机的状态转换表，该状态机具有一个输入、一个输出和四个状态。使用以下单热状态编码：A=4'b0001、B=4'b0010、C=4'b0100、D=4'b1000。

    通过检查（假设为单热编码）派生状态转换和输出逻辑方程。仅实现此状态机的状态转换逻辑和输出逻辑（组合逻辑部分）。（测试平台将使用非一个热输入进行测试，以确保您不会尝试执行更复杂的操作）。

    1. module top_module(
    2.     input          in,
    3.     input  [3:0]   state,
    4.     output [3:0]   next_state,
    5.     output         out
    6. ); 
    7.     //状态申明
    8.     parameter  A = 0; 
    9.     parameter  B = 1; 
    10.     parameter  C = 2; 
    11.     parameter  D = 3;
    12.  
    13.     //只需要判断next_state在哪个状态变成此状态即可
    14.     assign next_state[A] = (state[A] && ~in) | (state[C] && ~in);
    15.     assign next_state[B] = (state[B] && in)  | (state[D] && in) | (state[A] && in);
    16.     assign next_state[C] = (state[B] && ~in) | (state[D] && ~in);
    17.     assign next_state[D] = (state[C] && in);
    18.  
    19.     //只有当状态为D时输出才为1
    20.     assign out = (state[D]);
    21.  
    22. endmodule

    Fsm3

    以下是摩尔状态机的状态转换表，该状态机具有一个输入、一个输出和四个状态。实现此状态机。包括将 FSM 重置为状态 A 的异步重置。

    1. module top_module(
    2.     input     clk,
    3.     input     in,
    4.     input     areset,
    5.     output    out
    6. );
    7. //状态申明
    8. parameter  A = 4'b0001;
    9. parameter  B = 4'b0010;
    10. parameter  C = 4'b0100;
    11. parameter  D = 4'b1000;
    12.  
    13. parameter  ON  = 1;
    14. parameter  OFF = 0;
    15.  
    16. reg  [3:0]   state;
    17. reg  [3:0]   next_state;
    18.  
    19. //状态机第一段，初始状态，时序逻辑、非阻塞赋值
    20. always @(posedge clk or posedge areset) begin
    21. 	if (areset) begin
    22. 		state <= A;
    23. 	end
    24. 	else begin
    25. 		state <= next_state;
    26. 	end
    27. end
    28.  
    29. //状态机第二段，状态转移，时序逻辑、阻塞赋值
    30. always @(*) begin
    31. 	next_state = state;
    32. 	case(state)
    33. 		A:
    34. 			case(in)
    35. 				ON:  next_state = B;
    36. 				OFF: next_state = A;
    37. 			endcase
    38. 		B:
    39. 			case(in)
    40. 				ON:  next_state = B;
    41. 				OFF: next_state = C;
    42. 			endcase
    43. 		C:
    44. 			case(in)
    45. 				ON:  next_state = D;
    46. 				OFF: next_state = A;
    47. 			endcase
    48. 		D:
    49. 			case(in)
    50. 				ON:  next_state = B;
    51. 				OFF: next_state = C;
    52. 			endcase
    53. 	endcase
    54. end
    55.  
    56. //状态机第三段，结果输出，组合逻辑
    57. assign out = (state==D);
    58.  
    59. endmodule

    Fsm3s

    以下是摩尔状态机的状态转换表，该状态机具有一个输入、一个输出和四个状态。实现此状态机。包括将 FSM 重置为状态 A 的同步复位，这与 Fsm3 存在相同的问题，但具有同步复位。

    1. module top_module(
    2.     input     clk,
    3.     input     in,
    4.     input     reset,
    5.     output    out
    6. );
    7. //状态申明
    8. parameter  A = 4'b0001;
    9. parameter  B = 4'b0010;
    10. parameter  C = 4'b0100;
    11. parameter  D = 4'b1000;
    12.  
    13. parameter  ON  = 1;
    14. parameter  OFF = 0;
    15.  
    16. reg  [3:0]   state;
    17. reg  [3:0]   next_state;
    18.  
    19. //状态机第一段，初始状态，时序逻辑、非阻塞赋值
    20. always @(posedge clk) begin
    21. 	if (reset) begin
    22. 		state <= A;
    23. 	end
    24. 	else begin
    25. 		state <= next_state;
    26. 	end
    27. end
    28.  
    29. //状态机第二段，状态转移，时序逻辑、阻塞赋值
    30. always @(*) begin
    31. 	next_state = state;
    32. 	case(state)
    33. 		A:
    34. 			case(in)
    35. 				ON:  next_state = B;
    36. 				OFF: next_state = A;
    37. 			endcase
    38. 		B:
    39. 			case(in)
    40. 				ON:  next_state = B;
    41. 				OFF: next_state = C;
    42. 			endcase
    43. 		C:
    44. 			case(in)
    45. 				ON:  next_state = D;
    46. 				OFF: next_state = A;
    47. 			endcase
    48. 		D:
    49. 			case(in)
    50. 				ON:  next_state = B;
    51. 				OFF: next_state = C;
    52. 			endcase
    53. 	endcase
    54. end
    55.  
    56. //状态机第三段，结果输出，组合逻辑
    57. assign out = (state==D);
    58.  
    59. endmodule

    Design a Moore FSM

    1. module top_module (
    2.     input          clk,
    3.     input          reset,
    4.     input  [3:1]   s,
    5.     output         fr3,
    6.     output         fr2,
    7.     output         fr1,
    8.     output         dfr
    9. ); 
    10.  
    11.     parameter A = 3'b000;
    12. 	parameter B = 3'b001;
    13. 	parameter C = 3'b010;
    14. 	parameter D = 3'b011;
    15. 	parameter E = 3'b100;
    16. 	parameter F = 3'b101; 
    17.  
    18.     wire  [2:0]    state;
    19.     wire  [2:0]    next_state;
    20.  
    21. //状态机第一段，初始状态，时序逻辑非阻塞赋值 
    22. always@(posedge clk)begin
    23.     if(reset)
    24.         state <= A;
    25.     else
    26.         state <= next_state;
    27. end
    28.  
    29. //状态机第二段，状态跳转，阻塞赋值
    30. always@(*)begin
    31.     case(state)
    32.         A: next_state = s[1]? B:A;
    33.         B: next_state = s[2]? D:(s[1]? B:A);
    34.         C: next_state = s[2]? D:(s[1]? C:A);
    35.         D: next_state = s[3]? F:(s[2]? D:C);
    36.         E: next_state = s[3]? F:(s[2]? E:C);
    37.         F: next_state = s[3]? F:E;
    38.     endcase
    39. end
    40.  
    41. //状态机第三段，结果输出
    42. always@(*)begin
    43.     case(state)
    44.         A: {fr3,fr2,fr1,dfr} = 4'b1111;
    45.         B: {fr3,fr2,fr1,dfr} = 4'b0110;
    46.         C: {fr3,fr2,fr1,dfr} = 4'b0111;
    47.         D: {fr3,fr2,fr1,dfr} = 4'b0010;
    48.         E: {fr3,fr2,fr1,dfr} = 4'b0011;
    49.         F: {fr3,fr2,fr1,dfr} = 4'b0000;
    50.     endcase
    51. end
    52.  
    53. endmodule
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  • 原文地址：https://blog.csdn.net/m0_61298445/article/details/126367751