信号完整性（SI）电源完整性（PI）学习笔记（三十）电源分配网路（二）

电源分配网路（二）

1.不同的产品对电源分配网络的要求不同
电源分配网络设计中产生混乱的主要原因是将一种产品的电源分配网络设计特征盲目的移植到其他产品的电源分配网络设计中。
一个性价比最好的设计是在全频带内对所有部件的整体生态进行优化。各种不同的应用及电路板的约束条件，意味着不可能有一个适用于所有电源分配网络设计的通用方法。
每一个设计都是一种定制设计。

2.电源分配网络互连虽然是一个复杂的结构，但却能在频域划分为5个简单地区段。基于各个部件所影响的频率范围。

最高频率时的阻抗取决于片上电容。这一容性阻抗是芯片在GHz以上刊带的电源分配网络的唯一特性，它通常是具有最低的回路电感，电源分配网络的各部件中只有片上电容在最高频率才能提供最低阻抗。任何芯片与电路板的接口都存在一些寄生电感。这通常取决于封装、过孔，以及过孔到电源/地平面连接处的扩散电感。

3.封装内的电源分配网络互连通常表现为感性。这意味着，在高频时他们表现为一个高阻路径。即使电路板设计成短路阻抗，在芯片向这个短路阻抗看过去的途中，必须经过芯片连接及封装装接电感，芯片看到的阻抗主要由这些电感决定。

4.封装内的电源分配网络的等效串联电感将始终制约着芯片向板级电源分配网络看过去的最高频率，这将是板级电源分配网络设计的一个高频限制。这意味着，一旦超过这个封装电感制约的最高频率，由芯片看过去的电源分配网络阻抗将由片上电容和封装内电容决定。
板级电源分配网络设计频率范围约从100kHz到100MHz，这正是电路板平面和各层陶瓷贴片电容器（MLCC）发挥作用的频率范围。

5.稳压模块（VRM）决定了电源分配网络的低频阻抗。无论其中的稳压器部分是什么类型的，所有的稳压模块都会有一个输出阻抗曲线。

频率从1KHz开始直到大约4KHz为止，约4KHz以上时，稳压模块的输出阻抗完全由无源电容器决定，有源稳压器对阻抗根本不起作用。
大多数稳压模块的输出阻抗从直流到1KHz的范围里都很低。当超过1KHz时，与稳压器相连的体电容器将使阻抗下降。

6.电路板上所需的电解电容器或者钽电容器的总容量可以通过稳压模块不能再维持低阻抗频率处的目标阻抗去估算。
选择地电容量应使输出阻抗在1KHz时小于目标阻抗值。所需的最小体电容由下式计算：

7.在采用SPICE进行仿真以正确确定实际容值时，必须考虑模块稳压的有效电感和电容器电容之间的相互作用。
低频时的稳压模块可以很容易地用一个带有电压源的简单RL模型近似。

给出了稳压模块和体去耦电容器的等效电路模型，该电路模型可以在低频时用于优化去耦电容器，以保持输出阻抗低于目标阻抗。
使用SPICE仿真阻抗的秘诀是：只要创建一个SPICE子电路，就能用来作为阻抗分析仪。这可以通过使用SPICE中的一个单独元件，即恒定交流电源加以实现。能够输出具有恒定幅度电流的正弦波电流。频域仿真频率决定了该电流源的频率。

任何电路模型的阻抗都可以通过这个电路仿真得到，实际上仿真的是电流源两端的电压，但它在数值上等于外接电路的阻抗值。稳压模块中双电容器模型的阻抗曲线也可以通过使用这个SPICE阻抗分析仪得到。

8.片上去耦电容决定了最高频率时的电源分配网络阻抗。片上电容有三个成因：
（1）电源和地轨道金属层之间的电容；
（2）所有的p管/n管的栅极电容；
（3）以及各种寄生电容。
其中，最大的元件源自分布在片上各处的栅极电容。
如果芯片上栅的利用率更高，那么片上电容也将更大。

高频时片上电容为电源分配网络提供了低阻抗。所有高频去耦都是利用这一机理实现的。

9.在电源/地分配路径中的封装引脚回路电感串联在芯片焊盘到电路板焊盘之间。该串联电感分为阻抗的一道障碍，或者说屏障。其阻抗可表达为下式：

（1）通常，低成本的引脚封装或者是一种基于密封引脚框架的封装，或者是一种基于双层印制电路板的封装；
（2）在多层（至少有四层）球栅阵列封装中，通常使用专门的电源/地平面。每个电源/地平面对的回路电感可减小到不足1nH，这一下限值通常是由大约总长为50mil的焊球加上相连的封装过孔造成的。
（3）在小型封装中，可能只有少数的电源/地平面对。

由于封装电感与片上电容的相互作用，会出现很大的并联谐振阻抗尖峰，在很多情况下，可以通过封装中的去耦电容器抑制这一尖峰。
为了确定板级电源分配网络的设计目标，可以首先确定由封装引脚、过孔和扩散电感共同作用的阻抗开始超过目标阻抗时的频率点，这正是板级阻抗能对芯片发挥作用的高频上限频率。

10.封装引脚电感，最高有效频率和目标阻抗之间的关系对应为于

一般情况下，封装与目标阻抗一起把板级阻抗的有效频率限制在100MHz以下，除非有其他反面的佐证信息，这就是板级电源分配网络设计目标通常设置为不高于100MHz频率的原因。封装引脚电感也可以作为一个过滤器，以防止高频噪声从芯片上的电源分配网络跑到电路板上。

11.对于一个目标阻抗为10mΩ和封装引脚电感L为0.1nH的实例，在100MHz频率处其噪声抑制约为0.1或-20dB。这意味着将有不到10%的片上噪声会耦合到电路板上。封装引脚电感越高，板上得到的电压噪声就越少，这就是为什么即使频率超过100MHz，从芯片到板级电源分配网络的噪声依然很小。