Verilog初体验

第1关：全加器设计

能够完成除了加数、被加数相加之外，还要加上相邻低位的进位的电路，称为全加器。

module fa_behavioral(a,b,ci,s,co);//考虑进位的加法器模块 
       input a,b;
       input ci;
       output  s;
       output co;
// 请在下面添加代码，完成一位全加器功能
/* Begin */
assign s=a^b^ci;
assign co=(a|b)&
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