主要介绍在FPGA中实现乘除法的方式
虽然verilog中可以直接写* 或者/来表示乘除,但建议不要这样使用。如果是一个比较简单的话,还可以勉强使用。但遇到浮点之类的,肯定不可以了 。 具体官方给出了三种方式:
1.采用左移或右移的方法实现2的n次方乘法或除法。
2.使用乘法或除法IP核,例如mult与div的IP,使用除法器IP的时候,注意延迟单位。(可参考ug901 88页)
3.HLS生成乘法器IP
参考地址:https://support.xilinx.com/s/question/0D52E00006iHpACSA0/xilinx-fpga%E6%80%8E%E4%B9%88%E5%A4%84%E7%90%86%E4%B9%98%E6%B3%95-%E9%99%A4%E6%B3%95%E8%BF%90%E7%AE%97?language=en_US
https://support.xilinx.com/s/question/0D52E00006hpogdSAA/%E8%AF%B7%E9%97%AE%E6%80%8E%E4%B9%88%E8%83%BD%E5%87%8F%E5%B0%8Fdsp%E8%B5%84%E6%BA%90%E7%9A%84%E4%BD%BF%E7%94%A8?language=en_US
在 Xilinx 系列 FPGA 中实现带符号小数的乘除法,一般可以采用以下两种方法:
定点小数是指小数点的位置固定的小数。在 FPGA 中,定点小数通常使用二进制表示,并将其划分为整数部分和小数部分。例如,一个 8 位定点小数可以表示为:
符号位 整数部分 小数部分
其中,符号位表示数字的正负号,整数部分表示小数的整数部分,小数部分表示小数的小数部分。
定点小数的乘法可以分解为以下步骤:
将两个定点小数的整数部分和浮点部分分别相乘;
将两个乘积相加;
对结果进行定点化。
定点小数的除法可以分解为以下步骤:
将被除数乘以除数的倒数;
对结果进行定点化。
定点小数乘除的优点是易于实现,并且具有较高的计算精度。但是,定点小数乘除的缺点是需要人为地选择定点的位置,这可能会导致精度损失。
浮点小数是指尾数和指数的乘积。在 FPGA 中,浮点小数通常使用 IEEE 754 标准表示。例如,一个单精度浮点数可以使用以下格式表示:
符号位 指数 尾数
其中,符号位表示数字的正负号,指数表示尾数的缩放因子,尾数表示数字的有效数字。
浮点小数的乘法可以分解为以下步骤:
将两个浮点数的指数相加;
将两个浮点数的尾数相乘;
对结果进行归一化。
浮点小数的除法可以分解为以下步骤:
将被除数乘以除数的倒数;
对结果进行归一化。
浮点小数乘除的优点是具有较高的精度范围,并且不需要人为地选择定点的位置。但是,浮点小数乘除的缺点是实现复杂度较高,并且计算速度较慢。
选择哪种方法
在实际应用中,选择哪种方法取决于具体的应用需求。如果精度要求不高,并且需要较高的计算速度,则可以选择定点小数乘除。如果精度要求较高,并且能够接受较低的计算速度,则可以选择浮点小数乘除。
如果需要在 FPGA 中实现数字滤波器或其他信号处理算法,则可以使用定点小数乘除。
如果需要在 FPGA 中实现图形处理或其他科学计算应用,则可以使用浮点小数乘除。
Xilinx 提供的资源
Xilinx 提供了一些工具和资源,可以帮助您在 FPGA 中实现小数乘除。例如:
Vivado HLS:Vivado HLS 是一种用于高层次综合的工具,可以帮助您将 C/C++ 代码转换为 FPGA 设计。Vivado HLS 提供了定点和浮点小数乘除的库函数。
Xilinx DSP IP 核:Xilinx 提供了各种 DSP IP 核,其中包括定点和浮点小数乘除器。
在 Xilinx 系列 FPGA 中实现带符号的小数的乘除法,可以采用定点小数乘除或浮点小数乘除两种方法。选择哪种方法取决于具体的应用需求。Xilinx 提供了一些工具和资源,可以帮助您实现小数乘除。