北邮22级信通院数电：Verilog-FPGA（9）第九周实验（4）实现寄存器74LS374

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目录

一.代码部分

1.1 reg_74LS374.v

 1.2 reg_LS374_tb.v

二.仿真测试效果

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一.代码部分

1.1 reg_74LS374.v

module reg_74LS374
(
	input [7:0] D_in,
	input clk,
	
	output reg [7:0] D_out
);
always @ (posedge clk)
	begin D_out <=D_in; end
endmodule

 1.2 reg_LS374_tb.v

`timescale 1ns/1ps
module reg_74LS374_tb();
	reg clk;
	reg [7:0] D_in;
	
	wire [7:0] D_out;
	
	initial begin 
		repeat(20) begin 
			clk=1'b0;#200;
			clk=1'b1;#200;
		end
		$stop;
	end
	
	initial begin 
		repeat(2) begin 
			D_in=8'b0000_0001;#250;
			D_in=8'b0000_0010;#250;
			D_in=8'b0000_0100;#250;
			D_in=8'b0000_1000;#250;
			D_in=8'b0001_0000;#250;
			D_in=8'b0010_0000;#250;
			D_in=8'b0100_0000;#250;
			D_in=8'b10000_0000;#250;
			end
			$stop;
		end
	reg_74LS374 reg_1
	(
		.clk(clk),
		.D_in(D_in),
		.D_out(D_out)
	);	
		
endmodule		

二.仿真测试效果