之前学习了一些基本时序约束的类别，包括主时钟约束、虚拟时钟约束、输入输出约束、多周期约束等等，但大多都是纸上谈兵，目前打算在这个学期结束前，阅读大量文献，学习他们的时序约束经验，并且在数据采集板上完成实验验证。
参考文献：[1]刘垚,王维,巩玉振等.在Altera的FPGA中实现高速Link口的时序约束方法[J].测控技术,2012,31(01):
看了一篇12年的老文章了，发现自己真的很多东西不懂，简单记录一下我的总结和疑问，也许后面能够解决
文献说简单的时序约束虽然能够满足设计要求，但是在I/O端口上可能会出现错误，这我确实在一块1.8G