北邮22级信通院数电：Verilog-FPGA（9）第九周实验（2）实现下降沿触发的JK触发器（带异步复位和置位功能）

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一.代码部分

1.1 JK.v

1.2 JK_tb.v

二.仿真结果

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一.代码部分

1.1 JK.v

module JK
(
	input clk,
	input J,
	input K,
	input set,
	input reset,
	
	output reg q
);
 
always @(negedge clk or negedge reset or negedge set)
	begin 
		if(!reset)			//异步清零
			begin
				q<=1'b0;
			end
		else if(!set)  //异步置1
			begin 
				q<=1'b1;
			end
		else
			begin
				case({J,K})
					2'b00:q<=q;
					2'b01:q<=0;
					2'b10:q<=1;
					2'b11:q<=~q;
				endcase
			end
	end
endmodule

1.2 JK_tb.v

`timescale 1ns/1ps
module JK_tb;
 
reg clk;
reg J;
reg K;
reg set;
reg reset;
wire q;
 
JK dut(
    .clk(clk),
    .J(J),
    .K(K),
    .set(set),
    .reset(reset),
    .q(q)
);
 
initial begin
    clk = 0;
    J = 0;
    K = 0;
    set = 0;
    reset = 0;
    #100 reset = 1;
    #100 reset = 0;
    #100 set = 1;
    #100 set = 0;
    #100 J = 1;
    #100 K = 1;
    #100 J = 0;
    #100 K = 1;
    #100 J = 1;
    #100 K = 0;
    #100 J = 0;
    #100 K = 0;
    #100 $stop;
end
 
always #50 clk = ~clk;
 
endmodule

二.仿真结果