Vivado
生成的消息
1、综合
log
日志
Vivado
综合
log
日志是
Vivado
综合工具的主要输出
，
其中包括
：
• 所处理的文件
，
包括
：
VHDL
Verilog
System Verilog
XDC
• 每个单元的参数设置
• 含多个驱动程序的信号线
• 未驱动的层级管脚
• 最优化信息
• 黑盒
• 最终原语计数
• 单元使用率
（
按层级
）
• 运行时间和存储器使用率
2、实现
log
日志
Vivado
实现
log
日志包括如下内容
：
• 有关位置、网表和所使用的约束的信息。
• 逻辑最优化任务。默认情况下
，
该工具运行逻辑最优化例程来生成更小更快的网表。
• 布局阶段以及布局后时序估算
（
仅限
WNS
和
TNS
）
。
• 布线器阶段以及多项时序估算和估算的布线后时序汇总信息
（
仅限
WNS
、
TNS
、
WHS
和
THS
）
。
• 每条实现命令和阶段所耗用的时间和存储器。
3、使用
DRC
报告
设计规则检查
(DRC) 用于检查设计并报告常见问题。
设计早期阶段中的“
Critical Warnings
”在后续实现流程中会转变为“
Errors
”
（
错误
）
并阻碍比特流的创建。在上述 综合后设计生成的示例中，
可选“
Report DRC
”
（
DRC
报告
）
步骤会在报告中将未约束的
I/O
列为“
Critical Warning”。布线后设计
DRC
报告也会报告此类“
Critical Warnings”。
4、WebTalk
报告
“
WebTalk
报告”是在生成比特流期间生成的。此报告可帮助
AMD
了解客户使用
AMD FPGA
器件、软件和
IP
的方 式。由 WebTalk
收集并发送的信息有助于
AMD
改进对客户最重要的功能特性。此报告不收集任何专有信息。