SystemVerilog的数据类型

logic类型

logic是reg类型的改进，可以被过程赋值、连续赋值，门单元和模块所驱动。
编译器可自动推断logic是reg还是wire。
唯一的限制是logic只允许一个输入，不能被多重驱动，所以inout类型端口不能定义为logic。所以单驱动时用logic，多驱动时用wire。

单驱动时logic可完全替代reg和wire，除了Evan提到的赋初值问题。
多驱动时，如inout类型端口，使用wire。

定宽数组