• 北邮22级信通院数电：Verilog-FPGA（4）第三周实验：按键消抖、呼吸灯、流水灯 操作流程&&注意事项

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    北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客

    目录

    一.注意事项

    二.按键消抖

    2.1  LED_debounce代码

    2.2debounce.v代码

     2.3管脚分配

    三.流水灯

    3.1  LED_flash.v代码

    3.2 divide.v代码

    3.3decode38.v代码

    3.4管脚分配

    四.呼吸灯

    4.1 LED_breath.v代码

     4.2管脚分配

    一.注意事项

    烧录之前首先检查这几个参数是否调整完毕：

     

    没调的赶紧去调！！！

    二.按键消抖

    2.1  LED_debounce代码

    1. module LED_debounce (clk,rst,key,led);
    2.  
    3.         input             clk;
    4.         input             rst;
    5.         input 	          key;                      				
    6. 	output   reg      led;        
    7.  
    8.         wire              key_pulse;
    9.  
    10.         //当按键按下时产生一个高脉冲，翻转一次led
    11.         always @(posedge clk  or  negedge rst)
    12.            begin
    13.              if (!rst) 
    14. 		led <= 1'b1;
    15. 	     else if (key_pulse)
    16. 		led <= ~led;
    17. 	     else
    18.                 led <= led;
    19. 	   end    
    20.          //例化消抖module，这里没有传递参数N，采用了默认的N=1     
    21.          debounce  u1 (                               
    22.                        .clk (clk),
    23.                        .rst (rst),
    24.                        .key (key),
    25.                        .key_pulse (key_pulse)
    26.                        );
    27.  endmodule

    2.2debounce.v代码

    1. module debounce (clk,rst,key,key_pulse);
    2.  
    3.         parameter       N  =  1;         //要消除的按键的数量
    4.  
    5. 	input             clk;
    6.         input             rst;
    7.         input 	[N-1:0]   key;          //输入的按键					
    8. 	output  [N-1:0]   key_pulse;        //按键动作产生的脉冲	
    9.  
    10.         reg     [N-1:0]   key_rst_pre;  //定义一个寄存器型变量存储上一个触发时的按键值
    11.         reg     [N-1:0]   key_rst;      //定义一个寄存器变量储存储当前时刻触发的按键值
    12.  
    13.         wire    [N-1:0]   key_edge;      //检测到按键由高到低变化是产生一个高脉冲
    14.  
    15.         //利用非阻塞赋值特点，将两个时钟触发时按键状态存储在两个寄存器变量中
    16.         always @(posedge clk  or  negedge rst)
    17.           begin
    18.              if (!rst) begin
    19.                  key_rst <= {N{1'b1}}; //初始化时给key_rst赋值全为1，{}中表示N个1
    20.                  key_rst_pre <= {N{1'b1}};
    21.              end
    22.              else begin
    23.                  key_rst <= key;       //第一个时钟上升沿触发之后key的值赋给key_rst,
    24.                                        //同时key_rst的值赋给key_rst_pre
    25.                  key_rst_pre <= key_rst;    //非阻塞赋值。
    26.                                             //相当于经过两个时钟触发，
    27.                                             //key_rst存储的是当前时刻key的值，
    28.                                             //key_rst_pre存储的是前一个时钟的key的值
    29.              end    
    30.            end
    31.  
    32.         assign  key_edge = key_rst_pre & (~key_rst);//脉冲边沿检测。
    33.                                                     //当key检测到下降沿时，
    34.                                                     //key_edge产生一个时钟周期的高电平
    35.  
    36.         reg	[17:0]	  cnt;                       //产生延时所用的计数器，系统时钟12MHz，
    37.                                                  //要延时20ms左右时间，至少需要18位计数器     
    38.  
    39.         //产生20ms延时，当检测到key_edge有效是计数器清零开始计数
    40.         always @(posedge clk or negedge rst)
    41.            begin
    42.              if(!rst)
    43.                 cnt <= 18'h0;
    44.              else if(key_edge)
    45.                 cnt <= 18'h0;
    46.              else
    47.                 cnt <= cnt + 1'h1;
    48.              end  
    49.  
    50.         reg     [N-1:0]   key_sec_pre;                //延时后检测电平寄存器变量
    51.         reg     [N-1:0]   key_sec;                    
    52.  
    53.  
    54.         //延时后检测key，如果按键状态变低产生一个时钟的高脉冲。如果按键状态是高的话说明按键无效
    55.         always @(posedge clk  or  negedge rst)
    56.           begin
    57.              if (!rst) 
    58.                  key_sec <= {N{1'b1}};                
    59.              else if (cnt==18'h3ffff)
    60.                  key_sec <= key;  
    61.           end
    62.        always @(posedge clk  or  negedge rst)
    63.           begin
    64.              if (!rst)
    65.                  key_sec_pre <= {N{1'b1}};
    66.              else                   
    67.                  key_sec_pre <= key_sec;             
    68.          end      
    69.        assign  key_pulse = key_sec_pre & (~key_sec);     
    70.  
    71. endmodule

     2.3管脚分配

    三.流水灯

    3.1  LED_flash.v代码

    1. module LED_flash(clk,rst,led);
    2.  
    3. 	input clk,rst;						
    4. 	output [7:0] led;				
    5.  
    6.  
    7.         reg   [2:0] cnt ; //定义了一个3位的计数器，输出可以作为3-8译码器的输入
    8.  
    9.         wire clk1h;       //定义一个中间变量，表示分频得到的时钟，用作计数器的触发        
    10.  
    11.         //例化module decode38，相当于调用
    12.         decode38 u1 (                                   
    13. 			.sw(cnt),     //例化的输入端口连接到cnt，输出端口连接到led  
    14. 			.led(led)
    15. 			);
    16.  
    17.         //例化分频器模块，产生一个1Hz时钟信号		
    18.         divide #(.WIDTH(32),.N(12000000)) u2 (         //传递参数
    19. 			.clk(clk),
    20. 			.rst_n(rst),                   //例化的端口信号都连接到定义好的信号
    21. 			.clkout(clk1h)
    22. 			);                             
    23.  
    24.         //1Hz时钟上升沿触发计数器，循环计数		
    25.         always @(posedge clk1h or negedge rst)
    26. 	     if (!rst)
    27. 		cnt <= 0;
    28. 	     else
    29. 		cnt <= cnt +1;
    30.  
    31.         endmodule

    3.2 divide.v代码

    1. module divide (	clk,rst_n,clkout);
    2.  
    3.         input 	clk,rst_n; //输入信号，其中clk连接到FPGA的C1脚，频率为12MHz
    4.         output	clkout;    //输出信号，可以连接到LED观察分频的时钟
    5.  
    6.         //parameter是verilog里常数语句
    7. 	parameter	WIDTH	= 3; //计数器的位数，计数的最大值为 2**WIDTH-1
    8. 	parameter	N	= 5;     //分频系数，请确保 N < 2**WIDTH-1，否则计数会溢出
    9.  
    10. 	reg [WIDTH-1:0]	cnt_p,cnt_n; //cnt_p为上升沿触发时的计数器，cnt_n为下降沿触发时的计数器
    11. 	reg			clk_p,clk_n;     //clk_p为上升沿触发时分频时钟，clk_n为下降沿触发时分频时钟
    12.  
    13. 	//上升沿触发时计数器的控制
    14. 	always @ (posedge clk or negedge rst_n )
    15.     //posedge和negedge是verilog表示信号上升沿和下降沿
    16.     //当clk上升沿来临或者rst_n变低的时候执行一次always里的语句
    17. 		begin
    18. 			if(!rst_n)
    19. 				cnt_p<=0;
    20. 			else if (cnt_p==(N-1))
    21. 				cnt_p<=0;
    22. 			else cnt_p<=cnt_p+1;//计数器一直计数，当计数到N-1的时候清零，这是一个模N的计数器
    23. 		end
    24.  
    25. //上升沿触发的分频时钟输出,如果N为奇数得到的时钟占空比不是50%；如果N为偶数得到的时钟占空比为50%
    26.          always @ (posedge clk or negedge rst_n)
    27. 		begin
    28. 			if(!rst_n)
    29. 				clk_p<=0;
    30. 			else if (cnt_p<(N>>1))          //N>>1表示右移一位，相当于除以2去掉余数
    31. 				clk_p<=0;
    32. 			else 
    33. 				clk_p<=1;               //得到的分频时钟正周期比负周期多一个clk时钟
    34. 		end
    35.  
    36.         //下降沿触发时计数器的控制        	
    37. 	always @ (negedge clk or negedge rst_n)
    38. 		begin
    39. 			if(!rst_n)
    40. 				cnt_n<=0;
    41. 			else if (cnt_n==(N-1))
    42. 				cnt_n<=0;
    43. 			else cnt_n<=cnt_n+1;
    44. 		end
    45.  
    46.         //下降沿触发的分频时钟输出，和clk_p相差半个时钟
    47. 	always @ (negedge clk)
    48. 		begin
    49. 			if(!rst_n)
    50. 				clk_n<=0;
    51. 			else if (cnt_n<(N>>1))  
    52. 				clk_n<=0;
    53. 			else 
    54. 				clk_n<=1;                //得到的分频时钟正周期比负周期多一个clk时钟
    55. 		end
    56.  
    57.         assign clkout = (N==1)?clk:(N[0])?(clk_p&clk_n):clk_p;      
    58.         //条件判断表达式                                                         
    59.         //当N=1时，直接输出clk
    60.         //当N为偶数也就是N的最低位为0，N（0）=0，输出clk_p
    61.         //当N为奇数也就是N最低位为1，N（0）=1，输出clk_p&clk_n。
    62.         //正周期多所以是相与
    63. endmodule

    3.3decode38.v代码

    1. module decode38 (sw,led);
    2.  
    3. 	input [2:0] sw;            //开关输入信号，利用了其中3个开关作为3-8译码器的输入
    4. 	output [7:0] led;		   //输出信号控制特定LED
    5.  
    6.         reg [7:0] led;          //定义led为reg型变量，在always过程块中只能对reg型变量赋值
    7.  
    8.         //always过程块，括号中sw为敏感变量，当sw变化一次执行一次always中所有语句，否则保持不变
    9. 	always @ (sw)
    10. 	begin
    11. 		case(sw)                        //case语句，一定要跟default语句
    12. 			3'b000:	led=8'b0111_1111;   //条件跳转，其中“_”下划线只是为了阅读方便，无实际意义  
    13. 			3'b001:	led=8'b1011_1111;   //位宽'进制+数值是Verilog里常数的表达方法，
    14.                                         //进制可以是b、o、d、h（二、八、十、十六进制）
    15. 			3'b010:	led=8'b1101_1111;
    16. 			3'b011:	led=8'b1110_1111;
    17. 			3'b100:	led=8'b1111_0111;
    18. 			3'b101:	led=8'b1111_1011;
    19. 			3'b110: led=8'b1111_1101;
    20. 			3'b111:	led=8'b1111_1110;
    21. 			default: ;
    22. 		endcase
    23. 	end
    24.  
    25. endmodule

    3.4管脚分配

    四.呼吸灯

    4.1 LED_breath.v代码

    1. module LED_breath(clk,rst,led);
    2.  
    3. 	input clk;             //系统时钟输入
    4. 	input rst;             //复位输出
    5. 	output led;            //led输出
    6.  
    7. 	reg [24:0] cnt1;       //计数器1
    8. 	reg [24:0] cnt2;       //计数器2
    9. 	reg flag;              //呼吸灯变亮和变暗的标志位
    10.  
    11. 	//parameter   CNT_NUM = 2400;	//计数器的最大值 period = (2400^2)*2 ~= 12000000 = 1s由亮到暗0.5s，由暗到亮0.5s
    12. 	parameter   CNT_NUM = 3464;	//计数器的最大值 period = (3464^2)*2 ~= 24000000 = 2s由亮到暗1s，由暗到亮1s
    13. 	//产生计数器cnt1
    14. 	always@(posedge clk or negedge rst) begin 
    15. 		if(!rst) begin
    16. 			cnt1<=13'd0;
    17. 			end 
    18.                 else begin
    19. 		     if(cnt1>=CNT_NUM-1) 
    20.                         cnt1<=1'b0;
    21. 		     else 
    22.                         cnt1<=cnt1+1'b1; 
    23.                     end
    24. 		end
    25.  
    26. 	//产生计数器cnt2
    27. 	always@(posedge clk or negedge rst) begin 
    28. 		if(!rst) begin
    29. 			cnt2<=13'd0;
    30. 			flag<=1'b0;
    31. 			end 
    32.                 else begin
    33. 		     if(cnt1==CNT_NUM-1) begin   //当计数器1计满时计数器2开始计数加一或减一
    34. 			if(!flag) begin              //当标志位为0时计数器2递增计数，表示呼吸灯效果由暗变亮
    35. 				if(cnt2>=CNT_NUM-1)      //计数器2计满时，表示亮度已最大，
    36.                                          //标志位变高，之后计数器2开始递减
    37.                                     flag<=1'b1;
    38. 				else
    39.                                     cnt2<=cnt2+1'b1;
    40. 			end else begin  //当标志位为高时计数器2递减计数
    41. 				if(cnt2<=0) //计数器2级到0，表示亮度已最小，标志位变低，之后计数器2开始递增
    42.                                     flag<=1'b0;
    43. 				else 
    44.                                     cnt2<=cnt2-1'b1;
    45. 			end
    46. 			end
    47.                             else cnt2<=cnt2;//计数器1在计数过程中计数器2保持不变
    48. 			end
    49. 			end
    50.  
    51. 	//比较计数器1和计数器2的值产生自动调整占空比输出的信号，输出到led产生呼吸灯效果
    52. 	assign	led = (cnt1b0:1'b1;
    53.  
    54. endmodule

     4.2管脚分配

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