• FPGA project : TFT_LCD

    实验目标：

    驱动TFT_LCD显示十色彩条。

    重点掌握的知识：

    1，液晶显示器，简称LCD(Liquid Crystal Display)，相对于上一代CRT显示器(阴极射线管显示器)，LCD显示器具有功耗低、体积小、承载的信息量大及不伤眼的优点，因而它成为了现在的主流电子显示设备，其中包括电视、电脑显示器、手机屏幕及各种嵌入式设备的显示器。薄膜晶体管型。

    2，两种工作时序：

     

     值得注意的事：

    有效图像，与行场同步信号时序上要对齐。需要对行场同步信号打一拍，或者直接使用时序逻辑赋值。在时序图上有更直观的说明。

    模块框图：

    时序图：

    代码：

    1. module axis(
    2.     input       wire            clk_9Mhz ,
    3.     input       wire            rst_n    ,
    4.     input       wire    [15:0]  rgb      ,
    5.  
    6.     output      reg             hsync    ,
    7.     output      reg             vsync    ,
    8.     output      reg     [9:0]   axis_h   ,
    9.     output      reg     [8:0]   axis_v   ,
    10.     output      wire    [15:0]  rgb_tft  ,
    11.     output      wire            tft_clk  ,
    12.     output      wire            tft_bl
    13. );
    14.     // wire signal define
    15.     wire            hsync_0 ;
    16.     wire            vsync_0 ;
    17.     // parameter
    18.     parameter   TOTAL_H = 10'd525 ,
    19.                 TOTAL_V =  9'd286 ,
    20.                 SYNC_H  = 10'd41  , // 同步synchronization
    21.                 SYNC_V  =  9'd10  ; 
    22.     
    23.     /*****************************************************************************************/
    24.     assign hsync_0 = (axis_h >= 0 && axis_h <= (SYNC_H - 1'b1)) ? 1'b1 : 1'b0 ;
    25.     assign vsync_0 = (axis_v >= 0 && axis_v <= (SYNC_V - 1'b1)) ? 1'b1 : 1'b0 ;
    26.  
    27.     // output signal
    28.     assign tft_clk = clk_9Mhz   ;
    29.     assign tft_bl  = rst_n      ;
    30.  
    31.     always @(posedge clk_9Mhz or negedge rst_n) begin
    32.         if(~rst_n) 
    33.             axis_h <= 10'd0 ;
    34.         else if(axis_h == TOTAL_H - 1'b1)
    35.             axis_h <= 10'd0 ;
    36.         else 
    37.             axis_h <= axis_h + 1'b1 ;
    38.     end
    39.  
    40.     always @(posedge clk_9Mhz or negedge rst_n) begin
    41.         if(~rst_n) 
    42.             axis_v <= 9'd0 ;
    43.         else if((axis_h == TOTAL_H - 1'b1) && (axis_v == TOTAL_V - 1'b1))
    44.             axis_v <= 9'd0 ;
    45.         else if(axis_h == TOTAL_H - 1'b1)
    46.             axis_v <= axis_v + 1'b1 ;
    47.         else 
    48.             axis_v <= axis_v ;
    49.     end
    50.  
    51.     always @(posedge clk_9Mhz or negedge rst_n) begin
    52.         if(~rst_n) begin
    53.             hsync <= 1'b0 ;
    54.             vsync <= 1'b0 ;
    55.         end else begin
    56.             hsync <= hsync_0 ;
    57.             vsync <= vsync_0 ;
    58.         end
    59.     end
    60.  
    61.     assign rgb_tft = rgb ;
    62.  
    63. endmodule
    1. module pixel(
    2.     input       wire            clk_9Mhz ,
    3.     input       wire            rst_n    ,
    4.     input       wire    [9:0]   axis_h   ,
    5.     input       wire    [8:0]   axis_v   ,
    6.  
    7.     output      wire            tft_de   ,
    8.     output      reg     [15:0]  rgb      
    9. );
    10.     // parameter
    11.     parameter   TOTAL_H = 10'd525  ,
    12.                 TOTAL_V =  9'd286  ,
    13.                 SYNC_H  = 10'd41   , // 同步synchronization
    14.                 SYNC_V  =  9'd10   ,
    15.                 BACK_H  = 10'd2    ,
    16.                 BACK_V  =  9'd2    ,
    17.                 VALI_H  = 10'd480  ,
    18.                 VALI_V  =  9'd272  ,
    19.                 FRON_H  = 10'd2    , // 前沿front
    20.                 FRON_V  =  9'd2    ;
    21.  
    22.     parameter   RED     = 16'hF800 ,
    23.                 ORANGE  = 16'hFC00 ,
    24.                 YELLOW  = 16'hFFe0 ,
    25.                 GREEN   = 16'h07e0 ,
    26.                 QING    = 16'h07FF ,
    27.                 BLUE    = 16'h001F ,
    28.                 PURPLE  = 16'hF81F ,
    29.                 BLACK   = 16'h0000 ,
    30.                 WHITE   = 16'hFFFF ,
    31.                 GRAY    = 16'hD69A ;
    32.     // wire signal define
    33.     wire            valid_rgb ;
    34.     reg             valid_rgb_reg1 ;
    35.     
    36.     always @(posedge clk_9Mhz or negedge rst_n) 
    37.         if(~rst_n)
    38.             valid_rgb_reg1 <= 1'b0 ;
    39.         else 
    40.             valid_rgb_reg1 <= valid_rgb ;
    42.     assign valid_rgb = (axis_h >= (SYNC_H+BACK_H) && (axis_h <= (SYNC_H+BACK_H+VALI_H-1'b1)) 
    43.                     && (axis_v >= (SYNC_V+BACK_V) && (axis_v <= (SYNC_V+BACK_V+VALI_V-1'b1)))) ? 1'b1 : 1'b0 ;
    45.     // output signal
    46.     always @(posedge clk_9Mhz or negedge rst_n) begin
    47.         if(~rst_n) 
    48.             rgb <= WHITE ; 
    49.         else if(valid_rgb)begin
    50.             if((axis_h >= (SYNC_H+BACK_H)) && (axis_h <= (SYNC_H+BACK_H+VALI_H/10-1'b1)))
    51.                 rgb <= RED ;
    52.             else if((axis_h >= (SYNC_H+BACK_H+VALI_H/10)) && (axis_h <= (SYNC_H+BACK_H+VALI_H/10*2-1'b1)))
    53.                 rgb <= ORANGE ;
    54.             else if((axis_h >= (SYNC_H+BACK_H+VALI_H/10*2)) && (axis_h <= (SYNC_H+BACK_H+VALI_H/10*3-1'b1)))
    55.                 rgb <= YELLOW ;
    56.             else if((axis_h >= (SYNC_H+BACK_H+VALI_H/10*3)) && (axis_h <= (SYNC_H+BACK_H+VALI_H/10*4-1'b1)))
    57.                 rgb <= GREEN ;
    58.             else if((axis_h >= (SYNC_H+BACK_H+VALI_H/10*4)) && (axis_h <= (SYNC_H+BACK_H+VALI_H/10*5-1'b1)))
    59.                 rgb <= QING ;
    60.             else if((axis_h >= (SYNC_H+BACK_H+VALI_H/10*5)) && (axis_h <= (SYNC_H+BACK_H+VALI_H/10*6-1'b1)))
    61.                 rgb <= BLUE ;
    62.             else if((axis_h >= (SYNC_H+BACK_H+VALI_H/10*6)) && (axis_h <= (SYNC_H+BACK_H+VALI_H/10*7-1'b1)))
    63.                 rgb <= PURPLE ;
    64.             else if((axis_h >= (SYNC_H+BACK_H+VALI_H/10*7)) && (axis_h <= (SYNC_H+BACK_H+VALI_H/10*8-1'b1)))
    65.                 rgb <= BLACK ;
    66.             else if((axis_h >= (SYNC_H+BACK_H+VALI_H/10*8)) && (axis_h <= (SYNC_H+BACK_H+VALI_H/10*9-1'b1)))
    67.                 rgb <= WHITE ;
    68.             else if((axis_h >= (SYNC_H+BACK_H+VALI_H/10*9)) && (axis_h <= (SYNC_H+BACK_H+VALI_H-1'b1)))
    69.                 rgb <= GRAY ;
    70.             else 
    71.                 rgb <= WHITE ;
    72.         end else 
    73.             rgb <= WHITE ;
    74.     end
    76.     assign tft_de = valid_rgb_reg1 ;
    77. endmodule

     

    1. module top(
    2.     input       wire            sys_clk   ,
    3.     input       wire            sys_rst_n ,
    4.  
    5.     output      wire            tft_de    ,
    6.     output      wire            tft_clk   ,
    7.     output      wire            tft_bl    ,
    8.     output      wire            hsync     ,
    9.     output      wire            vsync     ,
    10.     output      wire    [15:0]  rgb_tft 
    11. );
    12.  
    13.     // 例化间连线
    14.     wire            clk_9Mhz ;
    15.     wire            rst_n    ;
    16.     wire    [15:0]  rgb      ;
    17.     wire    [ 9:0]  axis_h   ;
    18.     wire    [ 8:0]  axis_v   ;
    19.  
    20. pll_9Mhz pll_9Mhz_insert(
    21.     .sys_rst_n                  ( sys_rst_n  ) ,
    22. 	.areset                     ( ~sys_rst_n ) ,
    23. 	.inclk0                     ( sys_clk    ) ,
    24. 	.c0                         ( clk_9Mhz   ) ,
    25. 	.locked                     ( rst_n      )
    26. );
    27.  
    28. axis axis_insert(
    29.     .clk_9Mhz                   ( clk_9Mhz   ) ,
    30.     .rst_n                      ( rst_n      ) ,
    31.     .rgb                        ( rgb        ) ,
    32.  
    33.     .hsync                      ( hsync      ) ,
    34.     .vsync                      ( vsync      ) ,
    35.     .axis_h                     ( axis_h     ) ,
    36.     .axis_v                     ( axis_v     ) ,
    37.     .tft_clk                    ( tft_clk    ) ,
    38.     .tft_bl                     ( tft_bl     ) , 
    39.     .rgb_tft                    ( rgb_tft    ) 
    40. );
    41.  
    42. pixel pixel_insert(
    43.     .clk_9Mhz                   ( clk_9Mhz   ) ,
    44.     .rst_n                      ( rst_n      ) ,
    45.     .axis_h                     ( axis_h     ) ,
    46.     .axis_v                     ( axis_v     ) ,
    47.     .tft_de                     ( tft_de     ) ,
    48.  
    49.     .rgb                        ( rgb        )      
    50. );
    51.  
    52.  
    53. endmodule
    1. `timescale 1ns/1ns
    2. module test_top();
    3.     reg             sys_clk   ;
    4.     reg             sys_rst_n ;
    5.  
    6.     wire            hsync     ;
    7.     wire            vsync     ;
    8.     wire    [15:0]  rgb_tft   ;
    9.     wire            tft_de    ;
    10.     wire            tft_clk   ;
    11.     wire            tft_bl    ;
    12.  
    13. top top_inst(
    14.     .sys_clk        ( sys_clk   ) ,
    15.     .sys_rst_n      ( sys_rst_n ) ,
    16.  
    17.     .tft_de         ( tft_de    ) ,
    18.     .tft_clk        ( tft_clk   ) ,
    19.     .tft_bl         ( tft_bl    ) ,
    20.     .hsync          ( hsync     ) ,
    21.     .vsync          ( vsync     ) ,
    22.     .rgb_tft        ( rgb_tft   ) 
    23. );
    24.     parameter CYCLE = 20 ;
    25.  
    26.     initial begin
    27.         sys_clk = 1'b1 ;
    28.         sys_rst_n = 1'b0 ;
    29.         #(CYCLE) ;
    30.         sys_rst_n = 1'b1 ;
    31.     end
    33.     always #(CYCLE / 2) sys_clk = ~sys_clk ;
    35. endmodule

    仿真波形： 

     

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  • 原文地址：https://blog.csdn.net/Meng_long2022/article/details/133524403