• FPGA project : usrt_rs232

     

     

    1. module uart_rx
    2. #(
    3.     parameter UART_BPS = 'd9600       ,
    4.               CLK_FREQ = 'd50_000_000 
    5. )(
    6.     input       wire            sys_clk   ,
    7.     input       wire            sys_rst_n ,
    8.     input       wire            rx        ,
    9.  
    10.     output      reg     [7:0]   po_data   ,
    11.     output      reg             po_flag 
    12. );
    13.  
    14.     parameter BAUD_CNT_MAX = CLK_FREQ / UART_BPS ;
    15.     // reg define signal
    16.     reg                 rx_reg1     ;
    17.     reg                 rx_reg2     ;
    18.     reg                 rx_reg3     ;
    19.     reg                 start       ;
    20.     reg                 work_en     ;
    21.     reg     [12:00]     baud_cnt    ;
    22.     reg                 bit_flag    ;
    23.     reg     [ 3: 0]     bit_cnt     ;
    24.     reg     [ 7: 0]     rx_data     ;
    25.     reg                 rx_flag     ;
    26.  
    27.     // rx_reg1     ;rx_reg2     ;rx_reg3     ;
    28.     always @(posedge sys_clk or negedge sys_rst_n) begin
    29.         if(~sys_rst_n) begin
    30.             rx_reg1 <= 1'b1 ;
    31.             rx_reg2 <= 1'b1 ;
    32.             rx_reg3 <= 1'b1 ;
    33.         end else begin
    34.             rx_reg1 <= rx      ;
    35.             rx_reg2 <= rx_reg1 ;
    36.             rx_reg3 <= rx_reg2 ;
    37.         end
    38.     end
    39.     // start       ;
    40.     always @(posedge sys_clk or negedge sys_rst_n) begin
    41.         if(~sys_rst_n) begin
    42.             start <= 1'b0 ;
    43.         end else begin
    44.             if(rx_reg3 == 1'b1 && rx_reg2 == 1'b0 && bit_cnt == 4'd0) begin // 或者bit_cnt换成 work_en == 0 
    45.                 start <= 1'b1 ;
    46.             end else begin
    47.                 start <= 1'b0 ;
    48.             end
    49.         end
    50.     end
    51.     // work_en     ;
    52.     always @(posedge sys_clk or negedge sys_rst_n) begin
    53.         if(~sys_rst_n) begin
    54.             work_en <= 1'b0 ;
    55.         end else begin
    56.             if(start == 1'b1) begin
    57.                 work_en <= 1'b1 ;
    58.             end else begin
    59.                 if((bit_cnt == 4'd8) && (bit_flag == 1'b1)) begin
    60.                     work_en <= 1'b0 ;
    61.                 end else begin
    62.                     work_en <= work_en ;
    63.                 end
    64.             end
    65.         end
    66.     end
    67.     // [12:00]     baud_cnt    ;
    68.     always @(posedge sys_clk or negedge sys_rst_n) begin
    69.         if(~sys_rst_n) begin
    70.             baud_cnt <= 13'd0 ;
    71.         end else begin
    72.             if(work_en == 1'b1 && baud_cnt == BAUD_CNT_MAX - 1'b1) begin
    73.                 baud_cnt <= 13'd0 ;
    74.             end else begin
    75.                 if(work_en == 1'b1) begin
    76.                     baud_cnt <= baud_cnt + 1'b1 ;
    77.                 end else begin
    78.                     baud_cnt <= 13'd0 ;
    79.                 end
    80.             end
    81.         end
    82.     end
    83.     // always @(posedge sys_clk or negedge sys_rst_n) begin
    84.     //     if(~sys_rst_n) begin
    85.     //         baud_cnt <= 13'd0 ;
    86.     //     end else begin
    87.     //         if(work_en == 1'b1 && baud_cnt == BAUD_CNT_MAX - 1'b1 || work_en == 1'b0) begin
    88.     //             baud_cnt <= 13'd0 ;
    89.     //         end else begin
    90.     //             baud_cnt <= baud_cnt + 1'b1 ; 
    91.     //         end
    92.     //     end
    93.     // end
    94.     // bit_flag    ;
    95.     always @(posedge sys_clk or negedge sys_rst_n) begin
    96.         if(~sys_rst_n) begin
    97.             bit_flag <= 1'b0 ;
    98.         end else begin
    99.             if(baud_cnt == BAUD_CNT_MAX - 1'b1) begin // 也可以写成baud_cnt == BAUD_CNT_MAX / 2 - 1'b1
    100.                 bit_flag <= 1'b1 ;                    // 这样后面赋值时，就可以直接用bit_flag .
    101.             end else begin
    102.                 bit_flag <= 1'b0 ;
    103.             end
    104.         end
    105.     end
    106.     // [ 2: 0]     bit_cnt     ;
    107.     always @(posedge sys_clk or negedge sys_rst_n) begin
    108.         if(~sys_rst_n) begin
    109.             bit_cnt <= 4'd0 ;
    110.         end else begin
    111.             if(bit_flag == 1'b1 && work_en == 1'b1 && bit_cnt == 4'd8) begin
    112.                 bit_cnt <= 4'd0 ;
    113.             end else begin
    114.                 if(bit_flag == 1'b1 && work_en == 1'b1) begin
    115.                     bit_cnt <= bit_cnt + 1'b1 ;
    116.                 end else begin
    117.                     if(work_en == 1'b1) begin
    118.                         bit_cnt <= bit_cnt ;
    119.                     end else begin
    120.                         bit_cnt <= 3'd0 ;
    121.                     end
    122.                 end
    123.             end
    124.         end
    125.     end
    126.     // [7:0]   rx_data   ,
    127.     always @(posedge sys_clk or negedge sys_rst_n) begin
    128.         if(~sys_rst_n) begin
    129.             rx_data <= 8'd0 ;
    130.         end else begin
    131.             if(bit_cnt >= 4'd1 && bit_cnt <= 4'd8 && baud_cnt == 13'd3000) begin
    132.                 rx_data <= {rx_reg3, rx_data[7:1]} ;
    133.             end else begin
    134.                 rx_data <= rx_data ;
    135.             end
    136.         end
    137.     end
    138.     // rx_flag 
    139.     always @(posedge sys_clk or negedge sys_rst_n) begin
    140.         if(~sys_rst_n) begin
    141.             rx_flag <= 1'b0 ;
    142.         end else begin
    143.             if(bit_cnt == 4'd8 && bit_flag == 1'b1) begin
    144.                 rx_flag <= 1'b1 ;
    145.             end else begin
    146.                 rx_flag <= 1'b0 ;
    147.             end
    148.         end
    149.     end
    150.     // output signal
    151.     // po_flag 
    152.     always @(posedge sys_clk or negedge sys_rst_n) begin
    153.         if(~sys_rst_n) begin
    154.             po_flag <= 1'b0 ;
    155.         end else begin
    156.             if(rx_flag == 1'b1) begin
    157.                 po_flag <= 1'b1 ;
    158.             end else begin
    159.                 po_flag <= 1'b0 ;
    160.             end
    161.         end
    162.     end
    163.     // po_data
    164.     always @(posedge sys_clk or negedge sys_rst_n) begin
    165.         if(~sys_rst_n) begin
    166.             po_data <= 8'd0 ;
    167.         end else begin
    168.             if(rx_flag == 1'b1) begin
    169.                 po_data <= rx_data ;
    170.             end else begin
    171.                 po_data <= 8'd0 ;
    172.             end
    173.         end
    174.     end
    175. endmodule
    1. module uart_tx (
    2.     input       wire            sys_clk   ,
    3.     input       wire            sys_rst_n ,
    4.     input       wire   [7:0]    pi_data   ,
    5.     input       wire            pi_flag   ,
    6.  
    7.     output      reg             tx   
    8. );
    9.  
    10.     // reg signal define
    11.     reg             pi_flag_r   ;
    12.     reg     [7:0]   pi_data_r   ;
    13.     reg             work_en     ;
    14.     reg     [12:00] baud_cnt    ;
    15.     reg             bit_flag    ;
    16.     reg     [ 3: 0] bit_cnt     ;
    17.     // pi_flag_r     ;
    18.     always @(posedge sys_clk or negedge sys_rst_n) begin
    19.         if(~sys_rst_n) begin
    20.             pi_flag_r <= 1'b0 ;
    21.         end else begin
    22.             if(pi_flag == 1'b1) begin
    23.                 pi_flag_r <= 1'b1 ;
    24.             end else begin
    25.                 pi_flag_r <= 1'b0 ;
    26.             end
    27.         end
    28.     end
    29.     // [7:0] pi_data_r   ;
    30.     always @(posedge sys_clk or negedge sys_rst_n) begin
    31.         if(~sys_rst_n) begin
    32.             pi_data_r <= 1'b0 ;
    33.         end else begin
    34.             if(pi_flag == 1'b1) begin
    35.                 pi_data_r <= pi_data ;
    36.             end else begin
    37.                 pi_data_r <= pi_data_r ;
    38.             end
    39.         end
    40.     end
    41.     //        work_en      ;
    42.     always @(posedge sys_clk or negedge sys_rst_n) begin
    43.         if(~sys_rst_n) begin
    44.             work_en <= 1'b0 ;
    45.         end else begin
    46.             if(baud_cnt == 13'd5027 && bit_cnt == 4'd9) begin
    47.                 work_en <= 1'b0 ;
    48.             end else begin
    49.                 if(pi_flag_r == 1'b1) begin
    50.                     work_en <= 1'b1 ;
    51.                 end else begin
    52.                     work_en <= work_en ;
    53.                 end
    54.             end
    55.         end
    56.     end
    57.     // [12:00] baud_cnt    ;
    58.     always @(posedge sys_clk or negedge sys_rst_n) begin
    59.         if(~sys_rst_n) begin
    60.             baud_cnt <= 13'd0 ;
    61.         end else begin
    62.             if(work_en == 1'b1 && baud_cnt == 13'd5027 || work_en == 1'b0) begin
    63.                 baud_cnt <= 13'd0 ;
    64.             end else begin
    65.                 if(work_en == 1'b1) begin
    66.                     baud_cnt <= baud_cnt + 1'b1 ;
    67.                 end else begin
    68.                     baud_cnt <= 13'd0 ;
    69.                 end
    70.             end
    71.         end
    72.     end
    73.     //         bit_flag    ;
    74.     always @(posedge sys_clk or negedge sys_rst_n) begin
    75.         if(~sys_rst_n) begin
    76.             bit_flag <= 1'b0 ;
    77.         end else begin
    78.             if(baud_cnt == 13'd5026) begin // 野火上是等于 1 .
    79.                 bit_flag <= 1'b1 ;
    80.             end else begin
    81.                 bit_flag <= 1'b0 ;
    82.             end
    83.         end
    84.     end
    85.     // [ 3: 0] bit_cnt     ;
    86.     always @(posedge sys_clk or negedge sys_rst_n) begin
    87.         if(~sys_rst_n) begin
    88.             bit_cnt <= 4'd0 ;
    89.         end else begin
    90.             if(bit_flag == 1'b1 && bit_cnt == 4'd9 || work_en == 1'b0) begin
    91.                 bit_cnt <= 4'd0 ;
    92.             end else begin
    93.                 if(bit_flag == 1'b1) begin
    94.                     bit_cnt <= bit_cnt + 1'b1 ;
    95.                 end else begin
    96.                     bit_cnt <= bit_cnt ;
    97.                 end
    98.             end
    99.         end
    100.     end
    102.     // output signal
    103.     // tx
    104.     always @(posedge sys_clk or negedge sys_rst_n) begin
    105.         if(~sys_rst_n) begin
    106.             tx <= 1'b1 ;
    107.         end else begin
    108.             if(work_en == 1'b1 && bit_cnt == 4'd0) begin
    109.                 tx <= 1'b0 ;
    110.             end else begin
    111.                 if(work_en == 1'b1 && bit_cnt == 4'd9 || work_en == 1'b0) begin
    112.                     tx <= 1'b1 ;
    113.                 end else begin
    114.                     tx <= pi_data_r[bit_cnt - 1'b1] ;
    115.                 end
    116.             end
    117.         end
    118.     end
    119. endmodule
    1. module top_uart(
    2.     input       wire            sys_clk   ,
    3.     input       wire            sys_rst_n ,
    4.     input       wire            rx        ,
    5.  
    6.     output      wire            tx 
    7. );
    8.  
    9.     // 模块间连线
    10.     wire    [7:0]   po_data   ;
    11.     wire            po_flag   ;
    12.  
    13. uart_rx uart_rx_insert_top(
    14.     .sys_clk                    ( sys_clk   ) ,
    15.     .sys_rst_n                  ( sys_rst_n ) ,
    16.     .rx                         ( rx        ) ,
    17.  
    18.     .po_data                    ( po_data   ) ,
    19.     .po_flag                    ( po_flag   ) 
    20. );
    21.  
    22. uart_tx uart_tx_insert_top(
    23.     .sys_clk                    ( sys_clk   ) ,
    24.     .sys_rst_n                  ( sys_rst_n ) ,
    25.     .pi_data                    ( po_data   ) ,
    26.     .pi_flag                    ( po_flag   ) ,
    27.  
    28.     .tx                         ( tx        )   
    29. );
    30.  
    31. endmodule

     

    1. `timescale 1ns/1ns
    2. module test_top();
    3.     reg             sys_clk   ;
    4.     reg             sys_rst_n ;
    5.     reg             rx        ;
    6.  
    7.     wire            tx ;
    8.  
    9.  
    10. // Instantiation
    11. top_uart top_uart_insert(
    12.     .sys_clk                ( sys_clk   ) ,
    13.     .sys_rst_n              ( sys_rst_n ) ,
    14.     .rx                     ( rx        ) ,
    15.  
    16.     .tx                     ( tx        ) 
    17. );
    18.     parameter CYCLE = 20 ;
    19.  
    20.     task rx_bit ;
    21.  
    22.     input   [7:0]   data ;
    23.  
    24.     integer i ;
    25.     for (i = 0;i <= 9 ;i = i  + 1 ) begin
    26.         case (i)
    27.             0: rx <= 1'b0 ;
    28.             1: rx <= data[i - 1];
    29.             2: rx <= data[i - 1];
    30.             3: rx <= data[i - 1];
    31.             4: rx <= data[i - 1];
    32.             5: rx <= data[i - 1];
    33.             6: rx <= data[i - 1];
    34.             7: rx <= data[i - 1];
    35.             8: rx <= data[i - 1];
    36.             9: rx <= 1'b1 ;
    37.             default: rx <= 1'b1 ;
    38.         endcase
    39.         #(CYCLE * 5207) ;
    40.     end
    41.     endtask
    43.     initial begin
    44.         sys_clk    = 1'b1 ;
    45.         sys_rst_n <= 1'b0 ;
    46.         rx        <= 1'b1 ;
    47.         #( CYCLE * 10 )   ;
    48.         sys_rst_n <= 1'b1 ;
    49.         #( 210 )          ;
    50.         sys_rst_n <= 1'b0 ;
    51.         #( 10 )           ;
    52.         #( CYCLE * 10 )   ;
    53.         sys_rst_n <= 1'b1 ;
    54.         #( CYCLE * 100  ) ;
    55.         rx_bit(8'd1) ;
    56.         rx_bit(8'd2) ;
    57.         rx_bit(8'd3) ;
    58.         rx_bit(8'd4) ;
    59.         rx_bit(8'd5) ;
    60.         rx_bit(8'd6) ;
    61.         rx_bit(8'd7) ;
    62.         rx_bit(8'd8) ;
    63.         rx_bit(8'd9) ;
    64.         rx_bit(8'd9) ;
    65.         $stop        ;
    66.     end
    68.     always #( CYCLE / 2 ) sys_clk = ~sys_clk ;
    72.     // initial begin
    73.     //     $timeformat(-9,0,"ns",6) ;
    74.     //     /* （第一个位置）
    75.     //         -9 是10 的负9次方 表示纳秒
    76.     //         -3               表示毫秒
    77.     //     */
    78.     //     /* （第二个位置）
    79.     //         0 表示，小数点后显示的位数
    80.     //     */
    81.     //     /* （第三个位置）
    82.     //         “打印字符” 与单位相对应
    83.     //     */
    84.     //     /* （第四个位置）
    85.     //         6 表示 打印的最小数字字符 是6个
    86.     //     */
    87.     //     $monitor("@time %t:sel=%b,seg=%b,cnt_16=%b,sum_tb=%b",$time,sel,seg,cnt_16) ; // 监测函数
    88.     // end
    90. endmodule

     

    1. `timescale 1ns/1ns
    2. module test_uart();
    3.     reg             sys_clk   ;
    4.     reg             sys_rst_n ;
    5.     reg             rx        ;
    6.  
    7.     wire    [7:0]   po_data   ;
    8.     wire            po_flag   ;
    9.  
    10.     wire            tx ;
    11.  
    12.  
    13. // Instantiation
    14. uart_rx uart_rx_insert(
    15.     .sys_clk                ( sys_clk   ) ,
    16.     .sys_rst_n              ( sys_rst_n ) ,
    17.     .rx                     ( rx        ) ,
    18.  
    19.     .po_data                ( po_data   ) ,
    20.     .po_flag                ( po_flag   ) 
    21. );
    22.     parameter CYCLE = 20 ;
    23.  
    24.     initial begin
    25.         sys_clk    = 1'b1 ;
    26.         sys_rst_n <= 1'b0 ;
    27.         rx        <= 1'b1 ;
    28.         #( CYCLE * 10 )   ;
    29.         sys_rst_n <= 1'b1 ;
    30.         #( 210 )          ;
    31.         sys_rst_n <= 1'b0 ;
    32.         #( 10 )           ;
    33.         #( CYCLE * 10 )   ;
    34.         sys_rst_n <= 1'b1 ;
    35.         #( CYCLE * 100  ) ;
    36.  
    37.         rx         <= 1'b0; // 起始位
    38.         #( CYCLE * 5207 ) ;
    39.         rx         <= 1'b1; // 1
    40.         #( CYCLE * 5207 ) ;
    41.         rx         <= 1'b0; // 2
    42.         #( CYCLE * 5207 ) ;
    43.         rx         <= 1'b1; // 3
    44.         #( CYCLE * 5207 ) ;
    45.         rx         <= 1'b0; // 4
    46.         #( CYCLE * 5207 ) ;
    47.         rx         <= 1'b1; // 5
    48.         #( CYCLE * 5207 ) ;
    49.         rx         <= 1'b0; // 6
    50.         #( CYCLE * 5207 ) ;
    51.         rx         <= 1'b1; // 7
    52.         #( CYCLE * 5207 ) ;
    53.         rx         <= 1'b0; // 8
    54.         #( CYCLE * 5207 ) ;
    55.         rx         <= 1'b1; // 终止位
    56.         #( CYCLE * 5207 ) ;
    57.         $stop             ;
    58.     end
    59.  
    60.     always #( CYCLE / 2 ) sys_clk = ~sys_clk ;
    61.  
    62. uart_tx uart_tx_insert(
    63.     .sys_clk                ( sys_clk    ) ,
    64.     .sys_rst_n              ( sys_rst_n  ) ,
    65.     .pi_data                ( po_data    ) ,
    66.     .pi_flag                ( po_flag    ) ,
    67.  
    68.     .tx                     ( tx )   
    69. );
    70.  
    71.     // initial begin
    72.     //     $timeformat(-9,0,"ns",6) ;
    73.     //     /* （第一个位置）
    74.     //         -9 是10 的负9次方 表示纳秒
    75.     //         -3               表示毫秒
    76.     //     */
    77.     //     /* （第二个位置）
    78.     //         0 表示，小数点后显示的位数
    79.     //     */
    80.     //     /* （第三个位置）
    81.     //         “打印字符” 与单位相对应
    82.     //     */
    83.     //     /* （第四个位置）
    84.     //         6 表示 打印的最小数字字符 是6个
    85.     //     */
    86.     //     $monitor("@time %t:sel=%b,seg=%b,cnt_16=%b,sum_tb=%b",$time,sel,seg,cnt_16) ; // 监测函数
    87.     // end
    88.  
    89. endmodule

     

     

     

     

     

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