• Verilog specify 块语句


    路径延迟用关键字 specify 和 endspecify 描述,关键字之间组成 specify 块语句

    specify 是模块中独立的一部分,不能出现在其他语句块(initial, always 等)中。

    specify 块语句主要有以下功能:

    • 指定所有路径中引脚到引脚的延迟;
    • 定义 specparam 常量;
    • 在电路中设置时序检查。

    并行连接

    每条路径都有一个源引脚和目的引脚,将这些路径的延迟依次用 specify 语句描述出来,称为并行连接。并行连接用法格式如下:
    ( => ) = ;
    一个带有路径延迟的 4 输入的与逻辑模块模型描述如下:

    实例

    1. module and4(
    2.    output       out,
    3.    input        a, b, c, d);
    4.    specify
    5.       (a => out) = 2.5 ;
    6.       (b => out) = 2.5 ;
    7.       (c => out) = 3.5 ;
    8.       (d => out) = 3.5 ;
    9.    endspecify
    10.    wire         an1, an2 ;
    11.    and          (an1, a, b);
    12.    and          (an2, c, d);
    13.    and          (out, an1, an2);
    14. endmodule

    可以用关键字 specparam 在 specify 块中定义延迟数值常量,然后赋值给路径延迟。specparam 定义的常量只能在 specify 块内部使用。

    实例

    1.    specify
    2.       specparam ab_2_out = 2.5 ;
    3.       specparam cd_2_out = 3.5 ;
    4.      
    5.       (a => out) = ab_2_out ;
    6.       (b => out) = ab_2_out ;
    7.       (c => out) = cd_2_out ;
    8.       (d => out) = cd_2_out ;
    9.    endspecify

    并行连接中,源引脚和目的引脚是一一对应的。并行连接也支持多位宽信号间的路径延迟描述,但是位宽必须保持一致。

    实例

    1. module paral_conn(
    2.     input [3:0]         d,
    3.     output [3:0]        q);
    4.    specify
    5.       (d => q) = 3 ;
    6.    endspecify
    7.    assign q = d & 0101 ;
    8. endmodule

    其中,specify 块语句也可以展开描述,两种表达方式是等效的。

    实例

    1.    specify
    2.       (d[0=> q[0]) = 3 ;
    3.       (d[1=> q[1]) = 3 ;
    4.       (d[2=> q[2]) = 3 ;
    5.       (d[3=> q[3]) = 3 ;
    6.    endspecify

    全连接

    在全连接中,源引脚中的每一位与目标引脚的每一位相连接。源引脚和目的引脚的连接是组合遍历的,且不要求位宽对应。全连接用法格式如下:
    ( *> ) = ;

    例如 4 输入的与逻辑模块可以描述如下:

    实例

    1. module and4(
    2.    output       out,
    3.    input        a, b, c, d);
    4.    specify
    5.       (a,b *> out) = 2.5 ;
    6.       (c,d *> out) = 3.5 ;
    7.    endspecify
    8.    wire         an1, an2 ;
    9.    and          (an1, a, b);
    10.    and          (an2, c, d);
    11.    and          (out, an1, an2);
    12. endmodule

    边沿敏感路径

            边沿敏感路径用于输入到输出延迟的时序建模,并使用边缘标识符指明触发条件。如果没有指明的话,任何变化都会触发源引脚到目的引脚的延迟值的变化。

    用法举例如下:

    实例

    1.     //在 clk 上升沿,从 clk 到 out 的路径上升延迟为 1,下降延迟为 2
    2.     //in 到 out 的数据路径是同向的,即 out = in
    3.     (posedge clk => (out +in)) = (1,2);
    4.    
    5.     //在 clk 下降沿,从 clk 到 out 的路径上升延迟为 1,下降延迟为 2
    6.     //in 到 out 的数据路径是反向的,即 out = ~in
    7.     (negedge clk => (out -: in)) = (1,2);
    8.    
    9.     //clk 任意变化时,从 clk 到 out 的路径上升延迟为 1,下降延迟为 2
    10.     //in 到 out 的数据路径是不可以预知的,同向、反向或不变
    11.     (negedge clk => (out : in)) = (1,2);

    条件路径

            Verilog 也允许模型中根据信号值的不同,有条件的给路径延迟进行不同的赋值。条件中的操作数可以是标量,也可以是向量,条件表达式也可以包含任意操作符。需要注意的是,应当只使用 if 语句将条件路径中所有的输入状态都完整的声明。没有声明的路径会使用分布延迟,分布延迟也没有声明的话,将使用零延迟如果路径延迟和分布延迟同时声明,将选择最大的延迟作为路径延迟。但是 specify 中的 if 语句不能使用 else 结构,可以使用 ifnone 描述条件缺省时的路径延迟。

    实例

    1.    specify
    2.       if (a)    (a => out) = 2.5 ;
    3.       if (~a)   (a => out) = 1.5 ;
    4.       if (b & c)        (b => out) = 2.5 ;
    5.       if (!(b & c))     (b => out) = 1.5 ;
    6.       if ({c, d} == 2'b01)
    7.                 (c,d *> out) = 3.5 ;
    8.       ifnone    (c,d *> out) = 3 ;
    9.    endspecify

    门延迟路径

            门延迟(上升延迟、下降延迟、关断延迟)的数值也可以通过路径延迟的方法来描述。可以定义的延迟路径个数为 1 个,2 个,3 个,6 个, 12 个,其他数量的延迟值都是错误的。
    下面举例说明门延迟模型中路径延迟的表示方法。

    实例

    1.    //1 个参数: 上升、下降、关断延迟只使用一个延迟参数
    2.    specify
    3.       specparam t_delay = 1.5 ;
    4.       (clk => q) = t_delay ;
    5.    endspecify
    6.    //2 个参数: 上升延迟(0->1, z->1, 0->z)= 1.5
    7.    //         下降延迟(1->0, z->0, 1->z)= 2
    8.    specify
    9.       specparam t_rise = 1.5, t_fall = 2 ;
    10.       (clk => q) = (t_rise, t_fall) ;
    11.    endspecify
    12.  
    13.    //3 个参数: 上升延迟(0->1, z->1= 1.5
    14.    //         下降延迟(1->0, z->0= 2
    15.    //         关断延迟(1->z, 0->z)= 1.8
    16.    specify
    17.       specparam t_rise = 1.5, t_fall = 2, t_turnoff = 1.8 ;
    18.       (clk => q) = (t_rise, t_fall, t_turnoff);
    19.    endspecify
    20.    //6 个参数: 分别对应0->1, 1->0, 0->z, z->1, 1->z, z->0
    21.    specify
    22.       specparam t_01 = 1.5, t_10 = 2,   t_0= 1.8 ;
    23.       specparam t_z1 = 2,   t_1= 2.2, t_z0 = 2.1 ;
    24.       (clk => q) = (t_01, t_10, t_0z, t_z1, t_1z, t_z0) ;
    25.    endspecify
    26.    //12 个参数: 分别对应0->1, 1->0, 0->z, z->1, 1->z, z->0
    27.    //                 0->x, x->1, 1->x, x->0, x->z, z->x
    28.    specify
    29.       specparam t_01 = 1.5, t_10 = 2,   t_0= 1.8 ;
    30.       specparam t_z1 = 2,   t_1= 2.2, t_z0 = 2.1 ;
    31.       specparam t_0= 1.1, t_x1 = 1.2, t_1= 2.1 ;
    32.       specparam t_x0 = 2,   t_xz = 2  , t_zx = 2.1 ;
    33.       (clk => q) = (t_01, t_10, t_0z, t_z1, t_1z, t_z0,
    34.                     t_0x, t_x1, t_1x, t_x0, t_xz, t_zx) ;
    35.    endspecify

    门路径延迟模型中,也可以指定最大值、最小值和典型值。

    实例

    1.    //上升、下降和关断延的延迟值:min: typical: max
    2.    specify
    3.       specparam t_rise    = 1:1.5:1.8;
    4.       specparam t_fall    = 1:1.8:2 ;
    5.       specparam t_turnoff = 1.1:1.2:1.3 ;
    6.       (clk => q) = (t_rise, t_fall, t_turnoff);
    7.    endspecify

    X 传输延迟

    如果没有指定 x 转换时间的延迟(门路径延迟中没有给出 12 个延迟参数),则规定:

    • 从 x 转换为已知状态的延迟时间为,可能需要的最大延迟时间;
    • 从已知状态转换为 x 的延迟时间为,可能需要的最小延迟时间。

    例如,当门路径延迟中给出 6 个延迟参数时,则 x 传输延迟时间定义如下表所示:

    x 转换延迟值
    0->xmin(t_01, t_0z)
    1->xmin(t_10, t_1z)
    z->xmin(t_z1, t_z0)
    x->0max(t_10, t_z0)
    x->1max(t_01, t_z1)
    x->zmax(t_1z, t_0z)
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